特許

J-GLOBAL ID：200903074104389731

タイミング校正方法及びこのタイミング校正方法を用いて校正動作する位相補正回路を搭載したIC試験装置

発明者： 大島 正則
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-184886
公開番号（公開出願番号）：特開2001-013217
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 パターン信号の遅延時間を校正する校正動作を短時間に済ませる。【解決手段】 位相補正回路にカウンタ15を設け、このカウンタにテスト周期ごとに出力されるクロックを入力してカウンタ15の計数値をテスト周期ごとに+1ずつ増加させ、その計数値に従って位相補正回路の遅延時間を漸次所定時間ずつ増加させ、位相補正回路を通過するパターン信号の位相を漸次遅延させてパターン信号の立上りのタイミングがストローブパルスの印加タイミングより遅れ位相になったことを信号読取手段14の出力が反転したことにより検出してカウンタ15にクロックを供給しているゲートを閉じ、カウンタ15の計数動作を停止させて校正を終了する。

請求項（抜粋）：

被試験ICの各端子に与える試験パターン信号の位相を制御する位相補正回路の遅延時間を、信号読取手段に供給するストローブパルスの印加タイミングの近傍に校正する校正方法において、位相補正回路にカウンタを設け、このカウンタにテスト周期ごとに発生するクロックを計数させ、この計数値に従って上記位相補正回路の遅延時間を増加方向又は減少方向の何れか一方に変更させて上記位相補正回路を通過して上記信号読取手段に入力される試験パターン信号の位相を遅れ方向または進み方向の何れか一方にシフトさせ、上記信号読取手段の出力の論理が反転したことを検出して試験パターン信号の位相が上記ストローブパルスの印加タイミングを横切ったと判定させ、上記カウンタの計数動作を停止させることを特徴とするタイミング校正方法。

IPC (3件)：

G01R 31/28 ,  G01R 35/00 ,  G11C 29/00 657

FI (3件)：

G01R 31/28 H ,  G01R 35/00 L ,  G11C 29/00 657 Z

Fターム (15件)：

2G032AA01 ,  2G032AA07 ,  2G032AC03 ,  2G032AD05 ,  2G032AD06 ,  2G032AE06 ,  2G032AE07 ,  2G032AE08 ,  2G032AE10 ,  2G032AE12 ,  2G032AG04 ,  2G032AG07 ,  2G032AH07 ,  5L106DD22 ,  5L106GG07

引用特許：

出願人引用 (2件)

• ICテスタ
  公報種別：公開公報   出願番号：特願平6-285978   出願人：日立電子エンジニアリング株式会社
• タイミング校正装置
  公報種別：公開公報   出願番号：特願平3-200533   出願人：株式会社アドバンテスト

審査官引用 (2件)

• ICテスタ
  公報種別：公開公報   出願番号：特願平6-285978   出願人：日立電子エンジニアリング株式会社
• タイミング校正装置
  公報種別：公開公報   出願番号：特願平3-200533   出願人：株式会社アドバンテスト