特許
J-GLOBAL ID：200903074114471398
データ処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-282042
公開番号（公開出願番号）：特開平11-120083
出願日： 1997年10月15日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 本発明は、誤ったROMの装着や、誤ったシステムパラメータをダウンロードしても、システムの誤動作を阻止でき、信頼性の向上を図る。【解決手段】 RAM20、第1及び第2ROM21,22内にシステム識別情報を記憶させ、且つ基板3にはシステム識別情報を設定可能なシステム設定スイッチ部23を備え、初期動作、ダウンロード要求処理、ダウンロード処理において、電源投入時やダウンロード時に、各システム識別情報を比較することにより、基板3(のシステム設定スイッチ部23)、第1ROM21、第2ROM22、RAM23間の整合性があることを確認でき、整合性のないときには運転を開始しない構造としたデータ処理装置。
請求項（抜粋）：
マザーボードと、前記マザーボードに接続された上位機器と、前記マザーボードに対して着脱自在に設けられ、複数の入出力制御部を有する下位基板とを備えたシステムに用いられ、前記マザーボードに対して着脱自在なモジュール基板に実装され、複数のシステムに関する各処理を選択的に実行するためのデータ処理装置であって、前記モジュール基板に設けられたバスと、前記バスに接続され、前記各システム並びにシステムビルダツールを識別するためのシステム識別情報がスイッチ群により設定される設定スイッチ部と、前記バスに接続され、前記各システムの動作がプログラム化されたファームウェア及びシステム識別情報を有する第1ROMと、前記バスに接続され、前記第1ROMのファームウェアを動作させるためのシステムパラメータ及びシステム識別情報を第1及び第2パラメータ領域の各々に有するRAMと、前記バスに接続され、前記RAMの第1パラメータ領域と同一の記憶内容を有する第2ROMと、前記RAMの記憶内容を電源オフのときにバッテリでバックアップするためのバッテリバックアップ回路と、前記バッテリバックアップ回路のバッテリ電圧不足を検出するためのバッテリ電圧不足検出回路と、前記バスに接続され、前記下位基板との間のインタフェースを行なう入出力バスコントロール部と、前記バスに接続され、前記上位機器との間のインタフェースを行なうインタフェース部と、前記電源が投入されたとき、前記設定スイッチ部のシステム識別情報、前記第1ROMのシステム識別情報及び前記RAMのシステム識別情報の三者の整合性の有無を判定し、整合性有りのとき、前記RAMの第1パラメータ領域のシステムパラメータを用いたシステム動作を許可する第1の整合性判定手段と、前記第1の整合性判定手段により整合性無しと判定されたとき、前記設定スイッチ部のシステム識別情報、前記第1ROMのシステム識別情報及び前記第2ROMのシステム識別情報の三者の整合性の有無を判定し、整合性有りのとき、前記第2ROMのシステムパラメータを用いたシステム動作を許可する第2の整合性判定手段と、前記第2の整合性判定手段により整合性無しと判定されたとき、前記上位機器からシステム識別情報及びシステムパラメータがダウンロードされると、前記設定スイッチ部のシステム識別情報、前記第1ROMのシステム識別情報及び前記上位機器からダウンロードされたシステム識別情報の三者の整合性の有無を判定し、整合性有りのとき、前記ダウンロードされたシステムパラメータを用いたシステム動作を許可する第3の整合性判定手段とを備えたことを特徴とするデータ処理装置。
IPC (4件)：
G06F 12/16
, G06F 12/16 320
, G06F 9/445
, G06F 12/06 510
G06F 12/16 B
, G06F 12/16 320 B
, G06F 12/06 510 B
, G06F 9/06 420 T
