特許

J-GLOBAL ID：200903074117751049

機能メモリプロセッサ

発明者： 林原 泉
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345669
公開番号（公開出願番号）：特開平5-182471
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】本発明は、多数のメモリを備え、これら多数のメモリに記憶された全部もしくは所定の一部の多数のデータに並列的に所定の演算を行う機能メモリプロセッサに関し、多数のメモリにそれぞれ記憶された値に、メモリ毎にそれぞれ異なる値を加算することができ、しかも加算演算速度の早い機能メモリプロセッサを提供する。【構成】スルー機能が付加されたフルアダーを備え、このフルアダーに備えられた結果レジスタの出力をワードメモリに戻して記憶させる機能を備えた。

請求項（抜粋）：

キーワードデータがセットされるキーワードレジスタ、該キーワードレジスタにセットされたキーワードデータを構成する各ビットデータのうち一致検索に用いるビットデータと用いないビットデータとを区分するマスクデータがセットされるマスクレジスタ、多数のワードデータをそれぞれ記憶する多数のワードメモリ、および該多数のワードメモリのそれぞれに対応して備えられた、第一のビットデータ入力端子と、第二のビットデータ入力端子と、キャリーフラグがセットされるキャリーレジスタと、加算結果がセットされる、出力端子が前記第二のビットデータ入力端子と接続された結果レジスタとを有し、前記第一のビットデータ入力端子から入力されたビットデータをそのまま通過させて前記結果レジスタにセットするスルー機能が付加されたフルアダーを備え、前記多数の各ワードメモリが、該ワードメモリに対応する前記フルアダーの前記第一のビットデータ入力端子と接続された検索一致線、該フルアダーの前記第二のビットデータ入力端子と接続された結果出力線、該ワードメモリを構成する各メモリセル毎に備えられた、前記キーワードレジスタにセットされたキーワードデータを構成する各ビットデータのうち前記一致検索に用いるビットデータで構成された検索データを構成する該メモリセルに対応する検索ビットデータと該メモリセルに記憶されたビットデータとの一致不一致を検索し、該ワードメモリに記憶されたワードデータと前記検索データとの一致と不一致とを区別する一致信号が前記検索一致線に出力されるように、該検索一致線にビット一致信号を出力する一致検出回路、および該ワードメモリを構成する各メモリセル毎に備えられた、ビット線を経由して入力されたビットデータと前記結果出力線を経由して入力された前記結果レジスタの出力ビットデータとを切換えて該各メモリセルに入力する切換回路を備えたことを特徴とする機能メモリプロセッサ。