特許
J-GLOBAL ID：200903074164499340
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (8件)：
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-275959
公開番号（公開出願番号）：特開2006-092634
出願日： 2004年09月22日
公開日（公表日）： 2006年04月06日
要約：
【課題】データを書き込む時間を短縮する。【解決手段】半導体記憶装置は、メモリセルアレイ2と、第1データ幅を有する第1データと、前記第1データ幅より短い第2データ幅を有する第2データとが入力される入力回路DR1と、前記第1データ幅を単位として生成され且つ前記第1及び第2データのエラーを訂正するための符号を生成する生成回路8と、前記第1データを前記メモリセルアレイ2に書き込む第1書込回路と、前記第2データのアドレスが指定されてから前記メモリセルアレイに書き込まれるまでの時間であるレーテンシを前記第1データのレーテンシより長くし、且つ前記第2データを前記メモリセルアレイ2に書き込む第2書込回路と、前記第2データが入力された後に前記第1データが入力された場合に、前記第1データを前記第2データより先に前記メモリセルアレイ2に書き込む制御回路11とを具備する。【選択図】 図2
請求項（抜粋）：
複数のメモリセルを含むメモリセルアレイと、
第1データ幅を有する第1データと、前記第1データ幅より短い第2データ幅を有する第2データとが入力される入力回路と、
前記第1データ幅を単位として生成され且つ前記第1及び第2データのエラーを訂正するための符号を生成する生成回路と、
前記第1データを前記メモリセルアレイに書き込む第1書込回路と、
前記第2データのアドレスが指定されてから前記メモリセルアレイに書き込まれるまでの時間であるレーテンシを前記第1データのレーテンシより長くし、且つ前記第2データを前記メモリセルアレイに書き込む第2書込回路と、
前記第2データが入力された後に前記第1データが入力された場合に、前記第1データを前記第2データより先に前記メモリセルアレイに書き込む制御回路と
を具備することを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C29/00 631D
, G11C11/34 371C
5L106AA01
, 5L106BB02
, 5M024AA41
, 5M024BB20
, 5M024BB36
, 5M024MM09
, 5M024PP01
, 5M024PP02
, 5M024PP07
