特許

J-GLOBAL ID：200903074170162063

半導体パッケージ

発明者： 草野 英俊 ,  福家 憲一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2004-196215
公開番号（公開出願番号）：特開2006-019535
出願日： 2004年07月02日
公開日（公表日）： 2006年01月19日
要約：

【課題】回路基板上に配置された半導体素子と、半導体素子を覆う状態で回路基板上に配置された放熱部材とを備え、半導体素子が部分的に高温になることが防止された半導体パッケージを提供する。【解決手段】回路基板11上に配置された半導体素子12と、半導体素子12を覆う状態で回路基板11上に配置されるとともに、半導体素子12から発生する熱を放熱する放熱部材21とを備えた半導体パッケージであって、放熱部材21は、複数の金属層で構成されるクラッド材をエッチング加工してなるとともに、半導体素子12の上部を覆う板状部21Aと、板状部21Aを支持する支持部21Bとを備えており、板状部21Aと支持部21Bとの当接面は、エッチング選択比の異なる金属層が接する状態で構成されている半導体パッケージである。【選択図】図1

請求項（抜粋）：

回路基板上に配置された半導体素子と、当該半導体素子を覆う状態で前記回路基板上に配置されるとともに、前記半導体素子から発生する熱を放熱する放熱部材とを備えた半導体パッケージであって、 前記放熱部材は、複数の金属層で構成されるクラッド材をエッチング加工してなるとともに、前記半導体素子の上部を覆う板状部と、当該板状部を支持する支持部とを備えており、 前記板状部と前記支持部との当接面は、エッチング選択比の異なる金属層が接する状態で構成されている ことを特徴とする半導体パッケージ。

IPC (2件)：

H01L 23/36 ,  H01L 23/12

FI (2件)：

H01L23/36 Z ,  H01L23/12 501B

Fターム (4件)：

5F036AA01 ,  5F036BA23 ,  5F036BB01 ,  5F036BC33

引用特許：

出願人引用 (1件)

• 凹部を具備する板状体及びその製造方法ならびに凹部形成用プレス金型
  公報種別：公開公報   出願番号：特願2000-304093   出願人：新光電気工業株式会社