特許

J-GLOBAL ID：200903074205809138

半導体装置の製造方法

発明者： 齋藤 富康
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-242871
公開番号（公開出願番号）：特開平6-097171
出願日： 1992年09月11日
公開日（公表日）： 1994年04月08日
要約：

【要約】【目的】 配線工程の終了後、アンチヒューズによって所望の機能の半導体装置を製造する方法に関し、変更を要しない部分の低抵抗接続を確保する。【構成】 基板1の上に、第1層配線21 〜25 とアモルファスシリコン層からなるアンチヒューズ31 〜35 と、層間絶縁膜4と、第1層配線21 〜25 とアンチヒューズ31 〜35 の上に第1の開口を有するコンタクトホール形成用レジストマスク5を形成し、このマスク5の第1の開口を通してエッチングしてアンチヒューズ31 〜35 の表面に達するコンタクトホール61 〜65 を形成し、その上に、接続の変更を要しない第1層配線に達するコンタクトホール63 ,65の上のみに、第1の開口より大きい第2の開口を有するアモルファスシリコン層エッチング用レジストマスク7を形成し、レジストマスク5,7を用いてアンチヒューズ33 ,35 を除去した後、第2層配線81 〜85 を形成する。

請求項（抜粋）：

基板上に第1層配線用導電体層を形成する工程と、該第1層配線用導電体層の上にアンチヒューズとなるアモルファスシリコン層を形成する工程と、該第1層配線用導電体層と該アモルファスシリコン層をパターニングすることによって第1層配線を形成する工程と、該第1層配線の上に層間絶縁膜を形成する工程と、該層間絶縁膜の上にレジストを塗布し、パターニングして第1の開口を有するコンタクトホール形成用レジストマスクを形成する工程と、該コンタクトホール形成用レジストマスクを用いて該層間絶縁膜をエッチング除去して該アモルファスシリコン層の表面を露出するコンタクトホールを形成する工程と、該コンタクトホール形成用レジストマスクの上にレジストを塗布し、パターニングして固定的に接続すべき第1層配線に達するコンタクトホールの上に第1の開口より大きい第2の開口を有するアモルファスシリコン層エッチング用レジストマスクを形成する工程と、該アモルファスシリコン層エッチング用レジストマスクを用いて所定のアモルファスシリコン層をエッチング除去する工程と、該アモルファスシリコン層が残留しているコンタクトホールにおいては該アモルファスシリコン層を介して、アモルファスシリコン層が残留していないコンタクトホールにおいては直接第1層配線と接続される第2層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。