特許

J-GLOBAL ID：200903074217541882

半導体装置

発明者： 藤木 謙昌 ,  泉谷 淳子
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2005-307513
公開番号（公開出願番号）：特開2007-115988
出願日： 2005年10月21日
公開日（公表日）： 2007年05月10日
要約：

【課題】Low-k膜におけるクラックの発生を防ぐことができる信頼性の高い半導体装置を得る。【解決手段】層間絶縁膜として、比誘電率が3.5より大きい第1の非Low-k膜2,3、比誘電率が3.5以下のLow-k膜5,7,9、及び比誘電率が3.5より大きい第2の非Low-k膜11,13,15が下から順番に積層された半導体装置であって、素子形成領域を囲むように形成されたシールリング101と、シールリングの外側に配置され、第2の非Low-k膜に形成された溝パターン102と、溝パターンの内壁を覆うパッシベーション膜16とを有する。【選択図】図2

請求項（抜粋）：

層間絶縁膜として、比誘電率が3.5より大きい第1の非Low-k膜、比誘電率が3.5以下のLow-k膜、及び比誘電率が3.5より大きい第2の非Low-k膜が下から順番に積層された半導体装置であって、 素子形成領域を囲むように形成されたシールリングと、 前記シールリングの外側において前記第2の非Low-k膜に形成された溝パターンと、 前記溝パターンの内壁を覆うパッシベーション膜とを有することを特徴とする半導体装置。

IPC (3件)：

H01L 21/320 ,  H01L 23/52 ,  H01L 21/301

FI (2件)：

H01L21/88 Z ,  H01L21/78 L

Fターム (18件)：

5F033HH08 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK11 ,  5F033MM01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033RR04 ,  5F033TT02 ,  5F033TT04 ,  5F033TT08 ,  5F033UU05 ,  5F033VV00 ,  5F033WW09 ,  5F033XX17 ,  5F033XX19

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2003-088908   出願人：株式会社東芝