特許

J-GLOBAL ID：200903074234708723

LCD制御方式

発明者： 山田 幸生
出願人/特許権者： 新神戸電機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-367407
公開番号（公開出願番号）：特開2001-184014
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】CPU1の待ち時間を短くするとともに、LCD5による表示画面のちらつきを防止する。【解決手段】LCD5表示用のメモリとして、2個のSRAM6b、cを並列に接続して用いる。そして、CPU1からの前記SRAM6b、cへの書き込み及び、該SRAM6b、cからLCD5への読み出しの切り換えは、ゲート7a〜dを開閉することによって排他的に行い、該ゲート7a〜dの開閉は切替制御回路3からのSelect信号Sを用いて行う。

請求項（抜粋）：

CPU、LCD及びLCD表示用のメモリを備え、前記CPUによって前記LCDに表示されるデータを前記メモリに書き込むと共に、該メモリに書き込まれた表示データを読み出して前記LCDへ転送して表示するLCD制御方式において、前記メモリは複数個のSRAMを並列に接続したものであり、該SRAMへの書き込み及び読み出しの切り換えは、ゲートを用いて排他的に行うことを特徴とするLCD制御方式。

IPC (4件)：

G09G 3/20 631 ,  G09G 3/20 ,  G02F 1/133 505 ,  G09G 3/36

FI (4件)：

G09G 3/20 631 D ,  G09G 3/20 631 B ,  G02F 1/133 505 ,  G09G 3/36

Fターム (16件)：

2H093NC21 ,  2H093NC29 ,  2H093NC50 ,  2H093ND10 ,  2H093ND60 ,  5C006AF07 ,  5C006BB11 ,  5C006BC16 ,  5C006BF02 ,  5C006FA12 ,  5C080AA10 ,  5C080BB05 ,  5C080DD06 ,  5C080GG15 ,  5C080GG17 ,  5C080JJ02

引用特許：

審査官引用 (2件)

• デイスプレイ駆動回路
  公報種別：公開公報   出願番号：特願平3-253780   出願人：沖電気工業株式会社
• 特開昭62-249193