特許
J-GLOBAL ID：200903074238370913
ホール素子
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-072866
公開番号（公開出願番号）：特開平10-270773
出願日： 1997年03月26日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】素子表面の汚染の影響を受けにくく、また、素子表面保護用の絶縁膜によるピエゾ効果に起因するオフセット電圧を低減したホール素子を提供する。【解決手段】 二つの電流電極層4、4、二つのセンサ電極層5、5で取り囲まれた活性層領域2の表面に、活性層とは逆の導電型を有する拡散層即ち電流路制限層6を設けることにより、活性層領域2の表面に流れる電流は抑制され、電流は活性層領域2の深部を流れる。これにより、素子表面の汚染の影響を受けにくくなる。
請求項（抜粋）：
半導体基板上に、前記基板とは逆の導電型からなる半導体活性層を設け、この活性層に二つ以上の電流端子と二つ以上のセンサ端子が配置されており、主たる電流は前記活性層表面に略平行に流れ、磁場は前記活性層表面に対して垂直方向に印加される横型ホール素子において、前記電流の電流路を制限する手段を設けたことを特徴とするホール素子。
IPC (2件)：
FI (2件)：
H01L 43/06 Z
, G01R 33/06 H
