特許

J-GLOBAL ID：200903074251456045

パケット組立装置

発明者： 青木 正夫 ,  宮越 健 ,  樋口 信一 ,  浜越 玲臣
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 斉藤 勲
公報種別：公開公報
出願番号（国際出願番号）：特願平8-129242
公開番号（公開出願番号）：特開平9-298557
出願日： 1996年04月26日
公開日（公表日）： 1997年11月18日
要約：

【要約】【課題】少ない回路量でパケット組立に掛かる遅延が小さいパケット組立装置を提供すること。【解決手段】行及び列アドレスで指定された位置にデータ入力回線から入力されたデータを格納し出力する二次元配列型メモリー3と、入力列及び行アドレスを出力する入力制御回路4と、出力列及び行アドレスを出力する出力制御回路5と、入力行及び列アドレスまたは出力行及び列アドレスから行及び列アドレスを出力するメモリー制御回路10と、二次元配列型メモリーから出力されたデータを時分割多重化してパケット出力回線に送出するヘッダ付加回路13とからなり、入力された複数チャンネルのデータを各チャンネルに対応する各列に格納し、各チャンネルのデータを1パケット分づつ時分割多重出力する。

請求項（抜粋）：

行アドレス及び列アドレスで指定された位置に1以上のデータ入力回線から入力されたデータを格納し行アドレス及び列アドレスで指定された位置に格納されているデータを出力する二次元配列型メモリーと、前記データ入力回線から入力されたデータを前記二次元配列型メモリーに格納するための入力列アドレス及び入力行アドレスを出力する入力制御回路と、前記二次元配列型メモリーに格納されたデータを読み出すための格納位置を示す出力列アドレス及び出力行アドレスを出力する出力制御回路と、前記入力行アドレス及び入力列アドレスまたは前記出力行アドレス及び出力列アドレスから前記二次元配列型メモリーに対するデータの書込みまたは読出しを指示する行アドレス及び列アドレスを出力するメモリー制御回路と、前記二次元配列型メモリーから出力されたデータにヘッダを付加してパケットに組み立て1以上のパケット出力回線に送出するヘッダ付加回路とからなり、データ入力回線から入力された複数チャンネルのデータを各チャンネルに対応する二次元配列型メモリーの各列の最下位行に格納し、各列に格納されたデータを1パケット分読み出してパケットに組み立て、1以上のパケット出力回線に対し時分割多重出力するようにしたことを特徴とするパケット組立装置。

IPC (3件)：

H04L 12/56 ,  H04L 12/28 ,  H04Q 3/00

FI (3件)：

H04L 11/20 102 F ,  H04Q 3/00 ,  H04L 11/20 E