特許

J-GLOBAL ID：200903074254728291

半導体記憶装置

発明者： 内田 敏也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-180913
公開番号（公開出願番号）：特開平5-028763
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】 相補信号を伝達する一対の信号線の電位差を増幅する増幅器および該増幅器の出力をラッチするラッチ回路を有する半導体記憶装置に関し、増幅器が消費する1サイクル中の平均電流を低減して半導体記憶装置の消費電流を低減することを目的とする。【構成】 相補信号を伝達する一対の信号線11,12 と、該信号線11,12 における相補信号の電位差を増幅する増幅器2と、該増幅器2により増幅された相補信号AS1,AS2 を保持するラッチ回路3とを有する半導体記憶装置であって、前記ラッチ回路3の相補信号の出力が確定したことを検出する出力確定検出回路4を具備し、該出力確定検出回路4は前記ラッチ回路の出力する信号DSおよび前記増幅器2を活性化する増幅器活性化信号φE,φEBの論理をとるように構成し、前記ラッチ回路3の出力が確定して前記増幅器2の増幅動作が終了した後、該増幅器2を非活性化するように構成する。

請求項（抜粋）：

相補信号を伝達する一対の信号線(11,12) と、該信号線における相補信号の電位差を増幅する増幅器(2)と、該増幅器により増幅された相補信号(AS1,AS2) を保持するラッチ回路(3)とを有する半導体記憶装置であって、前記ラッチ回路の相補信号の出力が確定したことを検出する出力確定検出回路(4)を具備し、該出力確定検出回路は前記ラッチ回路の出力する信号(DS)および前記増幅器を活性化する増幅器活性化信号(φE,φEB)の論理をとるように構成し、前記ラッチ回路の出力が確定して前記増幅器の増幅動作が終了した後、該増幅器を非活性化するようにしたことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (2件)

• 特開平3-116485
  
• 特開平3-016092