特許

J-GLOBAL ID：200903074262013102

フラッシュメモリ制御装置

発明者： 中村 孝志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平5-261440
公開番号（公開出願番号）：特開平7-122082
出願日： 1993年10月20日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 本発明の目的は、フラッシュメモリの消去・書き込み手順・およびパリティビットの生成をハードウェア上で実現させ、ソフト上のオーバーヘッドを削減しソフトウェアの簡略化・効率化を図ることにある。【構成】 本発明の構成は、データ部およびパリティ部とを含むフラッシュメモリと、データおよびパリティビットの書き込みを行なうとともに、書き込み異常を検出する制御回路とを備える。

請求項（抜粋）：

データ部およびパリティ部とを含むフラッシュメモリと、データおよびパリティビットの書き込みを行なうとともに、書き込み異常を検出する制御回路とを備えることを特徴とするフラッシュメモリ制御装置。

IPC (2件)：

G11C 16/06 ,  G06F 12/16 320

FI (2件)：

G11C 17/00 309 F ,  G11C 17/00 530 B