特許
J-GLOBAL ID：200903074265692841
CMOS型スタティックメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-184831
公開番号（公開出願番号）：特開平10-032263
出願日： 1996年07月15日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 CMOS型スタティックメモリにおいて、寄生容量を低減させてセルへのアクセス速度を向上させるとともに、セル内、隣接セル間のデータ線間容量カップリングの影響を回避してセルの安定性を確保する。【解決手段】 セル内の2個の駆動用トランジスタ及び2個の負荷用トランジスタをワード線に沿って並んで配置するとともにデータ線の延在する方向にセル内のトランジスタを多くても2個並んで配置する。さらに、データ線の両側にはこれと平行に同層の導電層で形成される電源配線又は接地配線を配置させ、セル内、隣接セル間のデータ線が隣り合って配置されないようにする。
請求項（抜粋）：
メモリセル内に第1及び第2の駆動用トランジスタと第1及び第2の負荷用トランジスタ及び第1及び第2の転送用トランジスタとが配置されたCMOS型スタティックメモリにおいて、前記第1及び前記第2の転送用トランジスタのゲート電極であるワード線と該ワード線に直交し前記第1及び前記第2の転送用トランジスタのソース・ドレイン端子の一端に接続されるデータ線とを有し、前記第1及び前記第2の駆動用トランジスタ及び前記第1及び前記第2の負荷用トランジスタが前記ワード線に沿って並んで配置され、前記メモリセルに位置するトランジスタが前記データ線の延在する方向に多くても2個並んで配置されていることを特徴とするCMOS型スタティックメモリ。
IPC (2件)：
H01L 21/8244
, H01L 27/11
