特許

J-GLOBAL ID：200903074286708934

フレームメモリ回路

発明者： 大森 英幸 ,  小野寺 純一 ,  相田 徹
出願人/特許権者： 株式会社富士通ゼネラル
代理人 (1件)： 古澤 俊明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-261603
公開番号（公開出願番号）：特開2003-068072
出願日： 2001年08月30日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 回路構成を簡単にし、メモリの無駄、不要なデータの書き込み・読み出し、画面の乱れを無くし、さらに、さまざまな映像の表現の可能なフレームメモリを得ること。【解決手段】 コマンド制御型であって、ロウとカラムアドレスでアクセスワードを指定するDRAMからなるメモリ素子が用いられ、このメモリ素子に、メモリアクセス基本コマンドサイクルを、リード・ライト交互に発生させ、必要なときのみリードコマンド又はライトコマンドを許可又は書き込み・読み出しカウンタをロウ方向に順次増やし、前記メモリ素子の最大値を超えたときにカラムをインクリメントし、ロウを最小値に戻す操作を行い、1フレーム中に複数回DRAMのアドレスを巡回して、リフレッシュサイクルを無くしたフレームメモリ回路である。

請求項（抜粋）：

コマンド制御型であって、ロウアドレスとカラムアドレスでアクセスワードを指定するDRAMからなるメモリ素子が用いられ、このメモリ素子におけるメモリアクセス基本コマンドサイクルを、リード・ライト交互に発生させ、必要なときのみリードコマンド又はライトコマンドを許可するようにしたことを特徴とするフレームメモリ回路。

IPC (4件)：

G11C 11/401 ,  G11C 11/407 ,  G11C 11/408 ,  H04N 5/907

FI (5件)：

H04N 5/907 B ,  G11C 11/34 371 H ,  G11C 11/34 354 C ,  G11C 11/34 354 B ,  G11C 11/34 362 H

Fターム (35件)：

5C052AA17 ,  5C052CC05 ,  5C052GA03 ,  5C052GA07 ,  5C052GC04 ,  5C052GD01 ,  5C052GD05 ,  5C052GD09 ,  5C052GE01 ,  5C052GE04 ,  5C052GE07 ,  5C052GF02 ,  5C052GF03 ,  5C052GF05 ,  5M024AA55 ,  5M024AA84 ,  5M024AA90 ,  5M024BB07 ,  5M024BB23 ,  5M024BB27 ,  5M024BB35 ,  5M024BB36 ,  5M024DD85 ,  5M024EE17 ,  5M024KK07 ,  5M024KK13 ,  5M024KK15 ,  5M024KK24 ,  5M024KK28 ,  5M024KK29 ,  5M024KK30 ,  5M024LL01 ,  5M024PP01 ,  5M024PP07 ,  5M024PP10