クロックスキュー低減レイアウト方法

発明者：
出願人/特許権者：
代理人 (1件)：花輪義男
公報種別：公開公報
出願番号（国際出願番号）：特願平11-099011
公開番号（公開出願番号）：特開2000-294651
出願日： 1999年04月06日
公開日（公表日）： 2000年10月20日
要約：

【要約】【課題】従来の方法によるシュミレーションでは、配線長の違いによるクロックスキュー誤差が大きくなり、レジスタのフリップフロップ(F/F)等の動作タイミングを規定するクロック信号にずれが生じて誤動作となる恐れが増大した。人により段数の確認や接続数の確認があり熟練を要した煩雑な作業であった。【解決手段】本発明は、クロック信号が供給されるグローバルバッファ2を中心とした周囲に複数のローカルバッファ3が配置され、それぞれ等しい長さの配線4で接続され、さらにローカルバッファ3から複数方向に等しい距離延ばした配線7に交差するバー(配線)8上に多数のレジスタのフリップフロップ9が配列され、伝搬遅延時間の均一化を図られ、クロックスキューを低減する方法である。

請求項（抜粋）：

半導体チップ上にモジュールを搭載するレイアウト方法において、前記半導体チップ上に配置され、クロック信号が供給されるグローバルバッファと、前記グローバルバッファを中心とした周囲で、それぞれが等しい長さの配線により接続可能な位置に配置される複数のローカルバッファと、を具備し、前記グローバルバッファから複数の前記ローカルバッファまでの配線距離を等しくすることにより、それぞれの配線による前記クロック信号の伝搬遅延時間を等しくしてクロックスキューを低減することを特徴とするクロックスキュー低減レイアウト方法。

IPC (3件)：

H01L 21/82 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 21/82 W , H01L 27/04 D

Fターム (14件)：

5F038CA03 , 5F038CA06 , 5F038CA07 , 5F038CD06 , 5F038CD09 , 5F038EZ20 , 5F064DD04 , 5F064DD14 , 5F064DD15 , 5F064EE08 , 5F064EE16 , 5F064EE18 , 5F064EE47 , 5F064EE54

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