特許
J-GLOBAL ID：200903074297935320
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-228323
公開番号（公開出願番号）：特開平10-069769
出願日： 1996年08月29日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】 本発明は半導体集積回路に関し、パルス信号のパルス幅を外部からのクロック信号の周波数変化に応じて変化させることを目的とする。【解決手段】 外部からの制御信号CLK が供給された初段の遅延制御回路71と、該初段の遅延制御回路71に縦列接続された少なくとも1つの中段の遅延制御回路72と、該中段の遅延制御回路72に縦列接続された最終段の遅延制御回路73と、前記制御信号CLK および前記最終段の遅延制御回路73の出力信号が供給され、該制御信号CLK および該最終段の遅延制御回路73の出力信号の位相を比較して、前記初段,中段および最終段の遅延制御回路71,72,73を制御する位相比較回路8と、前記制御信号CLK と前記初段および中段の遅延制御回路71,72 のいずれかの出力信号とが供給され、該制御信号を所定割合のデューティーで分割したパルス信号を発生するパルス信号発生部33とを具備するように構成する。
請求項（抜粋）：
外部からの制御信号(CLK)が供給された初段の遅延制御回路(71)と、該初段の遅延制御回路(71)に縦列接続された少なくとも1つの中段の遅延制御回路(72)と、該中段の遅延制御回路(72)に縦列接続された最終段の遅延制御回路(73)と、前記制御信号(CLK)および前記最終段の遅延制御回路(73)の出力信号が供給され、該制御信号(CLK)および該最終段の遅延制御回路(73)の出力信号の位相を比較して、前記初段,中段および最終段の遅延制御回路(71,72,73)を制御する位相比較回路(8)と、前記制御信号(CLK)と前記初段および中段の遅延制御回路(71,72)のいずれかの出力信号とが供給され、該制御信号を所定割合のデューティーで分割したパルス信号を発生するパルス信号発生部(33)とを具備することを特徴とする半導体集積回路。
IPC (4件)：
G11C 11/407
, G06F 1/06
, G11C 11/401
, H03L 7/00
G11C 11/34 354 C
, H03L 7/00 D
, G06F 1/04 312 Z
, G11C 11/34 362 C
