特許

J-GLOBAL ID：200903074298237686

SOI型半導体装置及びその製造方法

発明者： 小山 一英
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-227350
公開番号（公開出願番号）：特開2001-053281
出願日： 1999年08月11日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】ゲート電極直下の半導体層(SOI層)の厚さが薄く、それ以外の半導体層の部分の厚さが厚く、抵抗が低く、しかも、裏面ゲート電極を有する完全空乏型のSOI型半導体装置を提供する。【解決手段】SOI型半導体装置は、(イ)支持基板20上に形成された層間膜18と、(ロ)層間膜18上に形成された絶縁層14と、(ハ)絶縁層14の表面に形成され、絶縁層14によって囲まれた半導体層10Aと、(ニ)半導体層10A内に形成された、ソース/ドレイン領域34及びチャネル形成領域35と、(ホ)チャネル形成領域35上にゲート絶縁膜30を介して形成されたゲート電極31と、(ヘ)絶縁層14を貫通し、半導体層10Aの内部にまで延びる溝部15と、(ト)溝部15内に埋め込まれた導電材料から成る裏面ゲート電極17と、(チ)裏面ゲート電極17と半導体層10Aとの間に形成された酸化膜16から成る。

請求項（抜粋）：

(イ)半導体基板の表面に凸部を形成する工程と、(ロ)凸部が形成された半導体基板の表面に絶縁層を形成する工程と、(ハ)絶縁層を貫通し、半導体基板に形成された凸部(高さをHとする)の内部にまで延び、凸部の頂面からの深さがD(但し、D<H)の溝部を形成する工程と、(ニ)溝部内に露出した半導体基板の部分の表面を酸化する工程と、(ホ)溝部内を導電材料で埋め込み、裏面ゲート電極を形成する工程と、(ヘ)全面に層間膜を形成する工程と、(ト)半導体基板と支持基板とを層間膜を介して張り合わせる工程と、(チ)絶縁層を研磨ストップ層として、半導体基板を裏面から選択的に研磨し、半導体基板の残部から成り、絶縁層によって囲まれた半導体層を得る工程と、(リ)半導体層のチャネル形成予定領域の上方に、ゲート絶縁膜を介してゲート電極を形成し、次いで、半導体層に、ソース/ドレイン領域を形成し、併せて、ソース/ドレイン領域に挟まれたチャネル形成領域を形成する工程、から成ることを特徴とするSOI型半導体装置の製造方法。

IPC (2件)：

H01L 29/786 ,  H01L 21/336

FI (2件)：

H01L 29/78 617 N ,  H01L 29/78 627 D

Fターム (41件)：

5F110AA03 ,  5F110AA18 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD24 ,  5F110EE01 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE30 ,  5F110EE32 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG22 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK40 ,  5F110HM15 ,  5F110NN02 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F110QQ03 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19 ,  5F110QQ30