特許

J-GLOBAL ID：200903074309810340

電気的に書込消去可能な半導体記憶装置

発明者： 小林 真一 ,  寺田 康 ,  中山 武志 ,  宮脇 好和 ,  二ツ谷 知士
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-000410
公開番号（公開出願番号）：特開平5-182481
出願日： 1992年01月06日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】 消去動作モードにおけるメモリセルのしきい値電圧の分布範囲を狭くするとともにメモリセルデータの書換を容易かつ短時間で行なうことのできる不揮発性半導体記憶装置を提供する。【構成】 消去電圧パルスの印加の後、所定しきい値電圧以下のメモリセルに対してそのしきい値変化量が小さくなる消去後書込を行なう。またこれに代えて、所定のしきい値電圧以上のメモリセルに対してのみ消去電圧を印加する。またさらに、プログラムモードの時間を短縮するために、消去電圧パルスを印加した後データ“0”およびデータ“1”の書込をプログラムデータに従って実行する。このときデータ“0”のフローティングゲートへの電子の注入効率はデータ“1”のときのフローティングゲートへの電子注入効率よりも十分大きくされる。

請求項（抜粋）：

行および列からなるマトリクス状に配列され、各々が情報を不揮発的に記憶する複数のメモリセルを備えるメモリセルアレイを備え、前記メモリセルの各々はフローティングゲート型トランジスタを有し、かつ前記フローティングゲートの蓄積電荷量に従って第1のしきい値電圧を与える書込状態と第2のしきい値電圧を与える消去状態とを有し、前記メモリセルアレイの各行に対応して配設され、各々に対応の行のメモリセルが接続される複数のワード線、前記メモリセルアレイの各列に対応して配設され、各々に対応の列のメモリセルが接続される複数のビット線、与えられたアドレス信号に応答して前記メモリセルアレイの対応のメモリセルを選択するメモリセル選択手段、消去動作モード時、前記メモリセル選択手段により選択されたメモリセルへ、各前記選択されたメモリセルを前記消去状態に設定するための消去電圧を印加する消去手段、前記消去電圧の印加後、前記消去電圧を印加された各メモリセルのしきい値電圧が所定値以下となっているか否かを判別する判別手段、および前記判別手段によりそのしきい値電圧が前記所定値以下と判別されたメモリセルに対し、そのしきい値電圧が前記所定値以上かつ前記第1のしきい値電圧未満となるまでしきい値修正電圧を印加する修正手段を備える、電気的に書込消去可能な半導体記憶装置。

引用特許：

審査官引用 (4件)

• 特開平3-230566
  
• 特開平2-308500
  
• 特開平1-273294
  
• 特開平2-023595