特許

J-GLOBAL ID：200903074311402063

半導体素子アレイ

発明者： 谷中 真澄 ,  藤原 博之 ,  浜野 広 ,  登 正治
出願人/特許権者： 株式会社沖デジタルイメージング ,  株式会社沖データ
代理人 (1件)： 前田 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-051261
公開番号（公開出願番号）：特開2003-258305
出願日： 2002年02月27日
公開日（公表日）： 2003年09月12日
要約：

【要約】【課題】 LEDアレイ等の半導体素子アレイにおいて、多数形成される半導体拡散領域毎にワイヤボンド用の電極パッドを形成すると、その集積率を上げると電極パッドの密度も増え、ワイヤボンド作業が困難になり、コストアップの原因となった。【解決手段】 高抵抗基板2の上にn半導体層3を形成し、この半導体層3の表面に複数のp型半導体拡散領域4を配列したLEDアレイ1において、p型半導体拡散領域4を含んで電気的に互いに独立した一対の半導体ブロック11毎に割り当てられて配置され、一方の半導体ブロックのp型半導体拡散領域4と他方の半導体ブロックのn側電極5とに電気的に接続された個別電極パッド6と、一方の半導体ブロックのn側電極5と他方の半導体ブロックのp型半導体拡散領域4とに電気的に接続された共通電極パッド7とを形成する。

請求項（抜粋）：

基板の上に半導体層を有し、該半導体層の表面に複数の半導体拡散領域を配列した半導体素子アレイにおいて、前記半導体層を形成する第1導電型半導体層と、前記不純物を第2導電型として形成した1つの前記半導体拡散領域を含んで電気的に互いに独立した複数の半導体ブロックを形成するための素子分離領域と、各半導体ブロック毎に形成された第1導電側電極と、一対の前記半導体ブロック毎に割り当てられて配置され、対応する一対の半導体ブロックのうち、一方の半導体ブロックの前記半導体拡散領域と他方の半導体ブロックの前記第1導電側電極とに電気的に接続された第1の電極パッドと、前記一対の半導体ブロックの、各々の一方の半導体ブロックの前記第1導電側電極と各々の他方の半導体ブロックの前記半導体拡散領域とに電気的に接続された第2の電極パッドとを有することを特徴とする半導体素子アレイ。

IPC (4件)：

H01L 33/00 ,  B41J 2/44 ,  B41J 2/45 ,  B41J 2/455

FI (2件)：

H01L 33/00 E ,  B41J 3/21 L

Fターム (29件)：

2C162AE28 ,  2C162AE47 ,  2C162AF05 ,  2C162AF59 ,  2C162AH04 ,  2C162AH24 ,  2C162AH43 ,  2C162AH63 ,  2C162AH84 ,  2C162FA04 ,  2C162FA17 ,  2C162FA24 ,  2C162FA25 ,  5F041AA14 ,  5F041AA42 ,  5F041BB03 ,  5F041BB33 ,  5F041CA02 ,  5F041CA12 ,  5F041CA35 ,  5F041CA36 ,  5F041CA49 ,  5F041CA53 ,  5F041CA72 ,  5F041CA93 ,  5F041CB23 ,  5F041CB25 ,  5F041DB07 ,  5F041FF13