特許

J-GLOBAL ID：200903074315916517

半導体装置及びその製造方法

発明者： 熊崎 吉紘
出願人/特許権者： 新日本製鐵株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-137606
公開番号（公開出願番号）：特開平11-317506
出願日： 1998年05月01日
公開日（公表日）： 1999年11月16日
要約：

【要約】【課題】 素子分離構造の高さの相違にもとづく障害を除くとともに、メモリセル領域の全域に基板バイアスを印加可能として、信頼性を向上させた半導体装置を提供する。【解決手段】 SOI基板1上に、埋め込み酸化膜11に達するフィールド酸化膜15で素子分離された周辺回路領域と、フィールドシールド素子分離構造31で素子分離されたメモリセル領域とを有する半導体装置であって、周辺回路領域の表面をメモリセル領域の表面よりも上層に位置させることによりフィールド酸化膜15とフィールドシールド素子分離構造31の上面を略同一階層レベルとすることが可能である。周辺回路領域の素子活性領域30は各々が電気的に独立しており、一方メモリセル領域における素子活性領域32の全域に単結晶シリコン半導体層12が連なっているため、メモリセル領域の全域に基板バイアスを印加することができる。

請求項（抜粋）：

半導体基体上に絶縁層を介して半導体層が形成された半導体装置であって、第1の素子分離構造により画定された第1の素子活性領域を有する第1の領域と、分離用電極を備えた第2の素子分離構造により画定された第2の素子活性領域を有する第2の領域とを備え、前記第2の素子活性領域の前記半導体層の厚さは、前記第1の素子活性領域の前記半導体層の厚さより薄く形成され、前記第2の素子活性領域と連なる前記半導体層の全域に所定の電位が印加されていることを特徴とする半導体装置。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/76 ,  H01L 21/762 ,  H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 29/786

FI (7件)：

H01L 27/10 681 F ,  H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 21/76 S ,  H01L 21/76 L ,  H01L 21/76 D ,  H01L 29/78 621