特許
J-GLOBAL ID：200903074329113492
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
木村 高久
公報種別：公開公報
出願番号（国際出願番号）：特願平3-186665
公開番号（公開出願番号）：特開平5-036930
出願日： 1991年07月25日
公開日（公表日）： 1993年02月12日
要約：
【要約】 (修正有)【目的】 SGTと同程度の小型化が可能で現状のプロセス技術を用いて十分なセル蓄積容量を実現することのできるメモリセル構造を提供する。【構成】 シリコン基板表面に溝を形成し、この溝によって分離された柱状半導体層1の上部にこの相対向する2側面をソース・ドレイン領域とするスイッチングトランジスタを形成し、これら2側面の内の一側面をストレージノードコンタクト9としてコンタクトするとともにこの柱状半導体層1全体を囲むように他の側面の周りに絶縁膜を介して形成されたストレージノード電極5と、さらにこのストレージノード電極5を囲むようにキャパシタ絶縁膜7を介して形成されたプレート電極6とからなるキャパシタを形成し、前記ストレージノードコンタクト9を構成する柱状半導体層の側面に対向する側面にビット線コンタクト10を形成し、さらに柱状半導体層の頂面にワード線2を形成する。
請求項（抜粋）：
一導電型の基板表面に縦横に溝を形成し、この溝によって分離された柱状半導体層と、前記柱状半導体層の上部の相対向する2側面をソース・ドレイン領域とするMOSFETと、前記2側面の内の一側面をストレージノードコンタクトとして前記ソースドレイン領域の一方にコンタクトするとともにこの柱状半導体層全体を囲むように他の側面の周りに絶縁膜を介して形成されたストレージノード電極と、さらに前記ストレージノード電極を囲むようにキャパシタ絶縁膜を介して形成されたプレート電極とからなるキャパシタと、前記2側面のうちの残る1側面に形成されたビット線コンタクトを介して形成されたビット線と、前記柱状半導体層の頂面に形成されたワード線とを具備したことを特徴とする半導体記憶装置。
引用特許：
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