特許
J-GLOBAL ID：200903074337942716
メモリ異常監視回路
発明者：
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出願人/特許権者：
代理人 (1件)：
古谷 史旺 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-234879
公開番号（公開出願番号）：特開平7-093224
出願日： 1993年09月21日
公開日（公表日）： 1995年04月07日
要約：
【要約】【目的】 本発明は、メモリ異常監視回路に関し、メモリの異常状態の検出率を向上させ、システムの信頼性を向上させることを目的とする。【構成】 メモリのメモリ異常監視回路において、書き込み側メモリ異常検出用信号生成制御回路と、書き込み側メモリ異常検出制御用信号に応答して書き込み情報ビット信号群のメモリ異常検出用信号を発生保持する書き込み側メモリ異常検出用信号発生回路と、読み出し側メモリ異常検出用信号生成制御回路と、読み出し側メモリ異常検出制御用信号に応答して読み出し情報ビット信号群のメモリ異常検出用信号を発生保持する読み出し側メモリ異常検出用信号発生回路と、書き込み側のメモリ異常検出用信号と読み出し側のメモリ異常検出用信号とを比較する情報ビット信号群毎の比較回路と、各比較回路の出力信号に応答してメモリ異常信号を出力する出力回路とを設けたことを特徴とする。
請求項（抜粋）：
書き込み後一定時間内に読み出しが行われるメモリの書き込み側メモリ異常検出用信号を発生すると共に、読み出し側メモリ異常検出用信号を発生し、書き込み側メモリ異常検出用信号と読み出し側メモリ異常検出用信号とを比較して前記メモリの異常の有無を出力するメモリ異常監視回路において、書き込みクロック信号及び書き込み単位毎のタイミング信号に応答して各書き込み単位内の所定情報ビット信号数置きの書き込み情報ビット信号から成る書き込み情報ビット信号群の各々に対するメモリ異常検出用信号を発生させるためのメモリ異常検出演算初期化信号及びメモリ異常検出演算値ラッチクロック信号、並びに当該書き込み単位のためのメモリ異常検出演算結果ラッチクロック信号を発生する書き込み側メモリ異常検出用信号生成制御回路(2)と、該書き込み側メモリ異常検出用信号生成制御回路(2)から発生される書き込み情報ビット信号群のメモリ異常検出演算初期化信号、メモリ異常検出演算値ラッチクロック信号及びメモリ異常検出演算結果ラッチクロック信号、並びに前記メモリへ書き込まれる書き込み単位の内の当該書き込み情報ビット信号群の各情報ビット信号に応答して当該書き込み情報ビット信号群対応のメモリ異常検出用信号を発生保持する前記書き込み情報ビット信号群毎の書き込み側メモリ異常検出用信号発生回路(4)と、読み出しクロック信号及び読み出し単位毎のタイミング信号に応答して書き込み単位と同一単位の各読み出し単位内であって、書き込み単位と同一の所定情報ビット信号数置きの読み出し情報ビット信号から成る読み出し情報ビット信号群の各々に対するメモリ異常検出用信号を発生させるためのメモリ異常検出演算初期化信号及びメモリ異常検出演算値ラッチクロック信号を発生する読み出し側メモリ異常検出用信号生成制御回路(6)と、該読み出し側メモリ異常検出用信号生成制御回路(6)から発生される読み出し情報ビット信号群のメモリ異常検出演算初期化信号及びメモリ異常検出演算値ラッチクロック信号、並びに前記メモリから読み出された読み出し単位の内の当該読み出し情報ビット信号群の各情報ビット信号に応答して当該読み出し情報ビット信号群対応のメモリ異常検出用信号信号を発生保持する前記読み出し情報ビット信号群毎の読み出し側メモリ異常検出用信号発生回路(8)と、前記書き込み情報ビット信号群のメモリ異常検出用信号信号とこれに対応する読み出し情報ビット信号群のメモリ異常検出用信号信号とを比較する書き込み情報ビット信号群及び読み出し情報ビット信号群毎の比較回路(10)と、書き込み情報ビット信号群及び読み出し情報ビット信号群毎の比較回路(10)の出力信号に応答してメモリ異常信号を出力する出力回路(12)とを設けたことを特徴とするメモリ異常監視回路。
IPC (2件)：
G06F 12/16 320
, G06F 11/30 320
