特許
J-GLOBAL ID：200903074340471201
ディジタルPLL回路および発振器の遅延素子
出願人/特許権者：
日本電気アイシーマイコンシステム株式会社
日本電気アイシーマイコンシステム株式会社 について
代理人 (1件)： 後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-005760
公開番号（公開出願番号）：特開平11-205131
出願日： 1998年01月14日
公開日（公表日）： 1999年07月30日
要約：
【要約】【課題】 低電圧でも製造ばらつきに無関係に安定動作し、かつジッタ特性が良い。【解決手段】 遅延素子制御回路2は、位相周波数比較回路1から受けた出力信号の基準信号との差の誤差信号に基づいて出力信号の遅延値を検出しこの遅延値により発振器3の遅延素子を制御するディジタル制御信号を生成する。発振器3で遅延値を設定する直列接続された遅延素子31〜3mそれぞれは、複数のトランジスタで構成される遅延回路を有し複数のディジタル制御信号の制御を受けてこの遅延回路それぞれを最適遅延値で能動化できる。したがって、遅延素子31〜3mそれぞれの遅延回路構成と遅延素子制御回路2のディジタル制御信号の論理構成との組み合わせで、細かい刻み幅の遅延値を最小数の遅延素子31〜3mにより備えた最適な回路を形成できる。
請求項（抜粋）：
発振器から出力される所望の出力信号と外部の基準信号との位相および周波数を比較しその誤差に基づいて前記発振器の前記出力信号を制御してこの出力信号を前記基準信号と一致させるディジタルPLL(位相同期ループ)回路において、少くとも一つの遅延素子を有し前記遅延素子それぞれの遅延値を変更設定するディジタル制御信号を受けこのディジタル制御信号に基づいて制御された出力信号を出力する発振器と、この発振器の出力信号と前記基準信号とを入力してそれぞれの位相および周波数を比較しその差を誤差信号として出力する比較回路と、この誤差信号を入力し、この誤差信号に基づいて前記発振器の遅延素子それぞれにおける遅延値を設定するディジタル制御信号を作成し、前記発振器の遅延素子それぞれへ出力する制御回路とを備えることを特徴とするディジタルPLL回路。
IPC (2件)：
FI (2件)：
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved