特許

J-GLOBAL ID：200903074391403936

半導体集積装置

発明者： 山本 雅裕
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-328154
公開番号（公開出願番号）：特開2001-148461
出願日： 1999年11月18日
公開日（公表日）： 2001年05月29日
要約：

【要約】【課題】 ツェナーザッピング実行時におけるツェナーザッピング電流の一部が半導体基板側へ漏れるのを防止して、同電流を必要最低限の電流量に済ませる。【解決手段】 IC化された半導体集積装置内のアナログ集積回路を除く全ての抵抗(ツェナーザッピング回路内の抵抗をも含む)の各々は、同抵抗として機能するp型抵抗層6と、抵抗層6を完全に取り囲むn-型の抵抗島層4Nと、抵抗島層4Nの全側面を完全に取り囲むn+型のリング状のコレクターウォール層7とを有する。

請求項（抜粋）：

ツェナーザッピング用の電流印加端子と、前記電流印加端子に接続された端子を有するツェナーザッピング素子と、前記ツェナーザッピング素子の前記端子に接続された端子を有する抵抗とが、第2電圧が印加された第1導電型の半導体基板上に形成された半導体集積装置であって、前記抵抗は、前記半導体基板の表面から前記半導体基板の内部に向けて形成された、第1不純物濃度を有する第2導電型の抵抗島層と、前記抵抗島層の表面より前記抵抗島層の内部に向けて形成されており、前記抵抗として機能し得る、第1導電型の抵抗層と、前記半導体基板の前記表面中、前記抵抗島層の前記表面のエッジに隣接する部分から前記半導体基板の内部に向けて形成されており、前記抵抗島層の側面の少なくとも一部に接合して前記抵抗島層を囲んでいると共に、第1電圧が印加された、第2不純物濃度を有する前記第2導電型のウォール層とを備え、前記第2不純物濃度は前記第1不純物濃度よりも大きく、前記抵抗島層と前記抵抗層とより成るPN接合が逆バイアス状態にあることを特徴とする、半導体集積装置。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/04 V ,  H01L 27/04 R

Fターム (12件)：

5F038AR02 ,  5F038AR04 ,  5F038AR12 ,  5F038AR21 ,  5F038AV02 ,  5F038AV04 ,  5F038BB03 ,  5F038BB07 ,  5F038DF01 ,  5F038EZ12 ,  5F038EZ14 ,  5F038EZ20