特許
J-GLOBAL ID：200903074430206370
半導体記憶装置およびその製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-015405
公開番号（公開出願番号）：特開平11-214646
出願日： 1998年01月28日
公開日（公表日）： 1999年08月06日
要約：
【要約】【課題】 キャパシタ下部電極の表面に凹凸を付与する凹凸処理を行なう際に、キャパシタ下部電極が結晶化するのを抑制する。【解決手段】 シリコン基板1の主表面と接続されるようにキャパシタ下部電極13が形成される。キャパシタ下部電極13は、プラグ部13aと、底壁部13bと、立壁部13cとを備える。底壁部13bと立壁部13cとの間に、立壁部13cの結晶化を抑制するための絶縁層14が形成される。キャパシタ下部電極13上にはキャパシタ誘電体層15を介してキャパシタ上部電極16が形成される。
請求項（抜粋）：
主表面を有する半導体基板と、凹凸処理の施された表面を有し、前記主表面と接続される第1導体部と、該第1導体部と電気的に接続される第2導体部とを含むキャパシタの一方の電極と、前記第1と第2導体部間に介在し、前記第2導体部の結晶化を抑制するための結晶化抑制部と、を備えた、半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
