特許

J-GLOBAL ID：200903074438816070

制御装置

発明者： 水谷 正道
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-015121
公開番号（公開出願番号）：特開平5-204689
出願日： 1992年01月30日
公開日（公表日）： 1993年08月13日
要約：

【要約】【目的】 本発明は、複数のマイクロプロセッサ(CPU)のうち、どのCPUがダウンしても装置全体の停止及び機能縮小に至ることがなく、しかも各CPUを公平に機能させて通常時の処理効率を最大とすることを目的とする。【構成】 所定の機能を実行するプログラム群および諸情報などのデ-タ群を予め保持するデ-タベースと、複数のCPUと、周辺装置に対するインタフェイスとを備える制御装置において、複数のCPUにおける特定のCPUは、他のCPUの処理を管理する管理機能権を備え、この管理機能権に基づき、他のCPUのそれぞれが制御装置全体の処理効率が最大になるようプログラム群内のプログラムを不特定に並列処理して周辺装置またはデ-タ群を操作し、かつ、あるCPUに異常が発生した場合、当該CPUが処理していたプログラムを他の正常なCPUに処理させることを特徴とする。

請求項（抜粋）：

所定の機能を実行するプログラム群および諸情報などのデ-タ群を予め保存するデ-タベースと、このデ-タベースをアクセスしてプログラムを処理する複数のマイクロプロセッサと、これら各マイクロプロセッサと各種周辺装置とを接続するインタフェイスとを備えて成る制御装置において、前記複数のマイクロプロセッサのうちの特定のマイクロプロセッサに、他のマイクロプロセッサの処理を管理する管理機能権を持たせ、前記他のマイクロプロセッサのそれぞれが前記制御装置全体の処理効率が最大となるように、前記管理機能権に基づいて前記プログラム群内のプログラムを不特定に並列処理して前記周辺装置または前記デ-タ群を操作し、かつあるマイクロプロセッサに異常が発生した場合、当該マイクロプロセッサが処理していたプログラムを他の正常なマイクロプロセッサに処理させることを特徴とする制御装置。

IPC (4件)：

G06F 11/20 310 ,  G06F 11/16 310 ,  G06F 15/16 380 ,  G06F 15/16 470

引用特許：

審査官引用 (4件)

• 特開昭55-037626
  
• 特開昭63-193233
  
• 特開昭55-037626
  
• 特開昭63-193233