特許

J-GLOBAL ID：200903074439181299

半導体集積回路装置

発明者： 茨木 明 ,  乃一 修平
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-078884
公開番号（公開出願番号）：特開平7-287997
出願日： 1994年04月18日
公開日（公表日）： 1995年10月31日
要約：

【要約】【目的】 不良を含む回路部の動作を禁止することによって消費電力を削減する。【構成】 記憶素子配列2-a〜2-dと、記憶素子配列2-a〜2-dに接続し所望の記憶素子を選択するアドレス選択回路3-a〜3-dとをそれぞれ含む第1の回路ブロック1-a〜1-dを設ける。第1の回路ブロック1-a〜1-dに接続されアドレス選択信号を発生するアドレス入力ポート4-a〜4-cを設ける。第1の回路ブロック1-a〜1-dとアドレス入力ポート4-a〜4-cとの間に、少なくとも2個のアドレス入力ポートが発生するアドレス選択信号を交換する第1の回路手段5-a〜5-cを設ける。少なくとも2個のアドレス入力ポートの少なくとも1個が発生するアドレス信号が所望の記憶素子を選択するアドレス選択回路3-a〜3-dに供給されることを禁止する第2の回路手段6-a1〜6-d4を設ける。

請求項（抜粋）：

複数個の記憶素子からなる記憶素子配列と、前記記憶素子配列に接続し所望の記憶素子を選択する選択回路手段とをそれぞれ含む複数個の第1の回路ブロックと、前記複数個の第1の回路ブロックに接続しアドレス選択信号を発生する複数個のアドレス入力ポートと、前記複数個の第1の回路ブロックと前記複数個のアドレス入力ポートとの間に設けられ、少なくとも2個のアドレス入力ポートが発生するアドレス選択信号を交換する第1の回路手段と、前記少なくとも2個のアドレス入力ポートの少なくとも1個が発生するアドレス信号が前記所望の記憶素子を選択する前記選択回路手段に供給されることを禁止する第2の回路手段とを備えたことを特徴とする半導体集積回路装置。

IPC (3件)：

G11C 29/00 301 ,  G11C 11/407 ,  G11C 11/401

FI (2件)：

G11C 11/34 354 D ,  G11C 11/34 371 D