特許

J-GLOBAL ID：200903074531801139

平面表示装置およびその製造方法

発明者： 吉橋 英生
出願人/特許権者： 株式会社東芝
代理人 (1件)： 樺澤 襄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-271080
公開番号（公開出願番号）：特開2003-075870
出願日： 2001年09月06日
公開日（公表日）： 2003年03月12日
要約：

【要約】【課題】 電圧依存性の抑制され歩留りが向上した平面表示装置を提供する。【解決手段】 補助容量24の半導体の下部電極38に選択的に薄膜トランジスタ23のソース領域32およびドレイン領域33と略等しい濃度に不純物を注入することにより、駆動電圧を下げて消費電力を低下できる。下部電極38への不純物の注入の際のレジストマスクをプラズマアッシングして剥離した後に、第1の絶縁膜41の表面に入ったダメージ層を除去する希フッ酸処理をすることにより、第1の絶縁膜41中のゲート絶縁膜部43にダメージがないため薄膜トランジスタ23の特性劣化は発生しない。第1の絶縁膜41上に、第2の絶縁膜42を積層して成膜していることにより、希フッ酸処理の際に第1の絶縁膜41にピンホールができた場合でも、ゲート絶縁膜部43のゲート電極34と半導体層31のチャネル領域35との間もしくは、誘電体部45でショートを防止できる。

請求項（抜粋）：

基板と、この基板上に形成された複数の薄膜トランジスタと、この薄膜トランジスタに接続され、マトリクス状に配置された複数の表示素子と、前記表示素子に電気的に接続された補助容量用半導体層と、前記補助容量用半導体層上に形成された絶縁層と、前記絶縁層上に形成された金属電極とを備え、前記補助容量用半導体層、前記絶縁層、および前記金属電極とにより補助容量を構成する平面表示装置において、前記薄膜トランジスタは、チャネル領域と、このチャネル領域を挟み不純物がそれぞれ注入されたソース領域およびドレイン領域とを有する半導体層を備え、前記補助容量用半導体層は前記薄膜トランジスタの前記ソース領域およびドレイン領域と略等しい濃度の不純物が注入され、前記絶縁層は、不純物が所定濃度注入された第1の絶縁膜と、真性な状態あるいは前記所定濃度より低い濃度の不純物が注入された第2の絶縁膜とが積層されてなることを特徴とする平面表示装置。

IPC (4件)：

G02F 1/1368 ,  G09F 9/30 338 ,  H01L 21/336 ,  H01L 29/786

FI (4件)：

G02F 1/1368 ,  G09F 9/30 338 ,  H01L 29/78 617 V ,  H01L 29/78 617 U

Fターム (58件)：

2H092JA24 ,  2H092JB56 ,  2H092JB63 ,  2H092JB66 ,  2H092MA07 ,  2H092MA15 ,  2H092MA17 ,  2H092MA22 ,  2H092MA27 ,  2H092NA13 ,  2H092NA16 ,  2H092NA29 ,  5C094AA22 ,  5C094AA23 ,  5C094AA42 ,  5C094AA43 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA15 ,  5C094EA04 ,  5C094EA07 ,  5C094FB15 ,  5C094GB10 ,  5F110AA12 ,  5F110BB01 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110EE06 ,  5F110EE09 ,  5F110EE44 ,  5F110FF02 ,  5F110FF07 ,  5F110FF09 ,  5F110FF30 ,  5F110FF36 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG35 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL23 ,  5F110HM15 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN34 ,  5F110NN35 ,  5F110NN72 ,  5F110NN73 ,  5F110PP03