特許

J-GLOBAL ID：200903074538426520

半導体装置の製造方法

発明者： 高尾 幸弘
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 須藤 克彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-208340
公開番号（公開出願番号）：特開2003-023095
出願日： 2001年07月09日
公開日（公表日）： 2003年01月24日
要約：

【要約】【課題】同一半導体基板上に形成される通常耐圧MOSトランジスタと高耐圧MOSトランジスタのリーク不良を防止する。【解決手段】第2の酸化膜3を第2のフォトレジスト層20で被覆した状態で第1のゲート電極7をマスクにして第1の酸化膜2をエッチングしているので、薄い第2の酸化膜3がオーバー・エッチングされて半導体基板1が露出することが防止される。したがって、エッチング・ダメージ層が形成されることはなく、第2のMOSトランジスタのリーク不良が防止される。

請求項（抜粋）：

同一の半導体基板上に第1のゲート酸化膜を有する第1のMOSトランジスタと、該第1のゲート酸化膜より薄い第2のゲート酸化膜を有する第2のMOSトランジスタと、を備えた半導体装置の製造方法において、第1の酸化膜と該第1の酸化膜より薄い第2の酸化膜を形成する工程と、前記第1の酸化膜上に第1のゲート電極を形成すると共に、前記第2の酸化膜上に第2のゲート電極を形成する工程と、前記第2の酸化膜をフォトレジストで被覆した状態で前記第1のゲート電極をマスクにして前記第1の酸化膜をエッチングする工程と、前記フォトレジスト層を除去した後に、イオン注入法により前記第1及び第2のMOSトランジスタのソース・ドレイン層を形成する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8234 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 27/088

FI (3件)：

H01L 21/28 301 A ,  H01L 27/08 102 A ,  H01L 21/302 J

Fターム (29件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD43 ,  4M104DD65 ,  4M104EE03 ,  4M104GG09 ,  4M104GG14 ,  4M104HH20 ,  5F004AA06 ,  5F004BA04 ,  5F004DA01 ,  5F004DA06 ,  5F004DA23 ,  5F004DB03 ,  5F004EA09 ,  5F004EA10 ,  5F004EB08 ,  5F004FA07 ,  5F048AA05 ,  5F048AA07 ,  5F048AC01 ,  5F048BA01 ,  5F048BA19 ,  5F048BB01 ,  5F048BB05 ,  5F048BB16 ,  5F048BC06 ,  5F048DA00