特許
J-GLOBAL ID：200903074578712606
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平6-225891
公開番号（公開出願番号）：特開平8-070119
出願日： 1994年08月27日
公開日（公表日）： 1996年03月12日
要約：
【要約】【目的】 ゲート電極とチャネル領域、LDD領域、ソース・ドレイン領域とが自己整合的に製造可能であり、かつゲート微細化加工が安定的に可能であるLDD構造の半導体装置の製造方法を提供すること。【構成】 半導体基板1上にシリコン酸化層4を形成し、これに開口を形成する。この開口内にサイドウォール層5a、5bを形成し、これらサイドウォール層間にゲート電極9を埋込む。その後、サイドウォール層5a、5b除去し、その除去された部分よりイオン注入してLDD領域10a、10bを形成する。
請求項（抜粋）：
第1の導電型の半導体基板(1)上に絶縁層(4)を形成して該絶縁層に開口(4a)を形成する工程と、該絶縁層の開口に第1のサイドウォール層(5a、5b)を形成する工程と、該第1のサイドウォール層の間にゲート電極(9)を形成する工程と、該ゲート電極の周囲の前記第1のサイドウォールを除去する工程と、該第1のサイドウォール層の除去された部分を介して前記第1の導電型と反対の第2の導電型の不純物を導入して前記半導体基板内に低濃度不純物領域(10a、10b)を形成する工程と、該低濃度不純物領域の形成後に前記絶縁層を除去する工程と、該絶縁層の除去後に前記ゲート電極に第2のサイドウォール層(12a、12b)を形成する工程と、前記ゲート電極及び前記第2のサイドウォール層をマスクとして前記第2の導電型の不純物を導入して前記半導体基板内に高濃度不純物領域(15a、15b)を形成する工程とを具備する半導体装置の製造方法。
IPC (2件)：
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