特許
J-GLOBAL ID：200903074583310540
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-086329
公開番号（公開出願番号）：特開平10-050962
出願日： 1997年04月04日
公開日（公表日）： 1998年02月20日
要約：
【要約】【課題】 工程マージンの減少を克服しうる半導体装置の製造方法を提供する。【解決手段】 シリコン基板100上に素子分離膜を形成する段階と、活性領域内210にトランジスタと層間絶縁膜を形成する段階と、複数個の第1コンタクトホールを形成する段階と、パッド導電層を形成する段階と、複数個のトレンチを形成する段階と、前段階の結果物の全面に第1絶縁層を形成する段階と、第1絶縁層内に第2コンタクトホールを形成する段階と、第2コンタクトホールを通してパッド導電層及びトランジスタのドレイン領域と電気的に連結されるビットラインを形成する段階と、第2絶縁層を形成する段階と、第3コンタクトホールを形成する段階と、第3コンタクトホールを通してパッド導電層及びトランジスタのソース領域と電気的に連結されるストレージ電極を形成する段階とを具備する。
請求項（抜粋）：
シリコン基板上に活性領域と素子分離領域とを限定する素子分離膜を形成する段階と、前記活性領域内にドレイン領域、ソース領域及びゲート電極よりなるトランジスタを形成する段階と、前記トランジスタ上に層間絶縁膜を形成する段階と、前記層間絶縁膜をパタニングして前記トランジスタのソース領域及びドレイン領域を開口させる複数個の第1コンタクトホールを形成する段階と、前記第1コンタクトホールを充填するパッド導電層を形成する段階と、前記パッド導電層及び層間絶縁膜を部分的に蝕刻して複数個のトレンチを形成する段階と、前記トレンチを形成する段階の結果物の全面に第1絶縁層を形成する段階と、前記第1絶縁層を部分的に蝕刻して除去することにより前記トランジスタのドレイン領域の上部に形成されたトレンチの表面を露出させる第2コンタクトホールを形成する段階と、前記第2コンタクトホールを充填する第1導電層を形成することにより前記第2コンタクトホールを通してパッド導電層及びトランジスタのドレイン領域と電気的に連結されるビットラインを形成する段階と、前記ビットラインを形成する段階の結果物の全面に第2絶縁層を形成する段階と、前記第2絶縁層をパタニングして前記トランジスタのソース領域の上部の前記パッド導電層を部分的に露出させる第3コンタクトホールを形成する段階と、前記第3コンタクトホールを形成する段階の結果物の全面に第2導電層を形成した後、パタニングして前記第3コンタクトホールを通してパッド導電層及びトランジスタのソース領域と電気的に連結されるストレージ電極を形成する段階とを具備することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 621 B
, H01L 21/90 C
