特許

J-GLOBAL ID：200903074622839961

半導体記憶装置

発明者： 関口 知紀 ,  秋山 悟 ,  竹村 理一郎 ,  半澤 悟 ,  梶谷 一彦
出願人/特許権者： 株式会社日立製作所 ,  エルピーダメモリ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-172077
公開番号（公開出願番号）：特開2006-172683
出願日： 2005年06月13日
公開日（公表日）： 2006年06月29日
要約：

【課題】 特にDRAMの微細化に有益となる半導体記憶装置を提供する。【解決手段】 外部からライトコマンドWRTが入力され、ビット線BLT,BLBの電圧がVDL,VSSとなり、メモリセルトランジスタを介してキャパシタの蓄積ノードSNにそのメモリセルトランジスタのしきい値電圧(LVT:低しきい値電圧、MVT:中しきい値電圧、HVT:高しきい値電圧)に応じた電圧が書き込まれ、その後、キャパシタのプレート側に接続されたプレート線PLが電圧VPLから電圧VPHに駆動され、カップリングによって蓄積ノードSNの電圧が上昇した段階で、ビット線BLTを電圧VDLから電圧VDPに下げ、蓄積ノードSNに過剰に書き込まれた電圧をメモリセルトランジスタのしきい値電圧の大きさに応じて低下させ、しきい値電圧のばらつきに起因した蓄積ノードSNの電圧のばらつきを低減する。【選択図】 図6

請求項（抜粋）：

それぞれMOSトランジスタとキャパシタを含み、前記MOSトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、 前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、 前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、 前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えた半導体記憶装置であって、 前記複数のワード線の中のいずれかのワード線が活性化された後、前記センスアンプが活性化され、前記相補ビット線のうちの一方のビット線が第1の電圧に増幅され、他方のビット線が前記第1の電圧よりも低い第2の電圧に増幅された段階で、前記第1の電圧に増幅されたビット線を、第1の時間にて前記第1の電圧よりも低い第3の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段を有することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/404 ,  G11C 11/409 ,  H01L 21/824 ,  H01L 27/108 ,  G11C 11/401

FI (7件)：

G11C11/34 352D ,  G11C11/34 353E ,  H01L27/10 621C ,  H01L27/10 681B ,  H01L27/10 681C ,  H01L27/10 681E ,  G11C11/34 362H

Fターム (23件)：

5F083AD24 ,  5F083AD48 ,  5F083KA01 ,  5F083KA05 ,  5F083KA19 ,  5F083LA03 ,  5F083LA09 ,  5F083LA14 ,  5F083LA15 ,  5F083LA16 ,  5F083LA19 ,  5F083LA29 ,  5M024AA93 ,  5M024BB02 ,  5M024BB36 ,  5M024CC13 ,  5M024CC20 ,  5M024CC50 ,  5M024CC70 ,  5M024PP01 ,  5M024PP03 ,  5M024PP04 ,  5M024PP07

引用特許：

出願人引用 (1件)

• ダイナミック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-077664   出願人：三菱電機株式会社

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2000-392288   出願人：株式会社東芝
• メモリ装置
  公報種別：公開公報   出願番号：特願平6-249378   出願人：松下電器産業株式会社
• 特開平2-003161
  
• 特開平3-034188