特許

J-GLOBAL ID：200903074636614504

電子機器、クロック位相調整装置及び方法

発明者： 高橋 義明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2007-138964
公開番号（公開出願番号）：特開2008-294808
出願日： 2007年05月25日
公開日（公表日）： 2008年12月04日
要約：

【課題】複数の回路ブロックを有する電子機器内で、回路ブロック間の信号伝達を制御するクロック信号の位相調整を行う位相調整装置を提供する。【解決手段】電子回路カード130、140は、可変遅延素子134、144を経由して次段の電子回路カード150に、遅延クロック信号DCLK1、DCLK10を供給する。可変遅延素子134、144の遅延時間を段階的に変えながら、試験データパターンを電子回路カード130、140から次段の電子回路カード150に送信し、次段の電子回路カード150からループリターンパスを経由して返信された試験データパターンの正否を判定する。正しい試験データパターンが得られた遅延時間の上限及び下限の中間値を、可変遅延素子134、144の遅延時間に設定する。【選択図】図1

請求項（抜粋）：

クロック信号で作動すると共に、可変遅延回路によって前記クロック信号を遅延した遅延クロック信号を供給する第1の回路ブロックと、該第1の回路ブロックから供給される遅延クロック信号に応答して、前記第1の回路ブロックとの間でデータ信号を送受信する第2の回路ブロックとを備える電子機器のためのクロック位相調整装置であって、 前記可変遅延回路の遅延時間を、複数のテスト段階毎に異なる値に設定する遅延時間設定手段と、 前記複数のテスト段階毎に、前記第1の回路ブロックから所定の試験データを前記第2の回路ブロックに送信する試験データ送信手段と、 前記第2の回路ブロックが前記遅延クロック信号に応答して受信した前記所定の試験データに基づいて返信した返信データが前記第1の回路ブロックで正常に受信されたか否かを判定する判定手段と、 前記判定手段によって前記第1の回路ブロックが正常に返信データを受信したと判定されたテスト段階で設定された遅延時間に基づいて、前記可変遅延回路の遅延時間を選定する選定手段と、を備えることを特徴とするクロック位相調整装置。

IPC (1件)：

H04L 7/04

FI (1件)：

H04L7/04 B

Fターム (5件)：

5K047AA07 ,  5K047GG03 ,  5K047GG09 ,  5K047GG45 ,  5K047MM36

引用特許：

出願人引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平11-334078   出願人：沖電気工業株式会社