特許
J-GLOBAL ID：200903074660403000
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平7-289392
公開番号（公開出願番号）：特開平9-107042
出願日： 1995年10月10日
公開日（公表日）： 1997年04月22日
要約：
【要約】【課題】 CMOSトランジスタとバイポーラトランジスタとを同一半導体基板に搭載するBi-CMOSデバイスに最適な膜厚のシリサイド膜を形成するサリサイド処理を行うバイポーラプロセスとMOSプロセスとを融合させた半導体装置の製造方法を提供する。【解決手段】 エピタキシャル成長により形成した内部ベース領域19を持つバイポーラトランジスタと、ゲート電極、ソース電極、ドレイン電極に対し自己整合的にシリサイド22を形成したMOSトランジスタを同一半導体基板上に形成するBi-CMOSプロセスにおいて、ベース19をエピタキシャル成長させる際に、同じ工程で同時にソース/ドレイン領域17、24上にもエピタキシャル成長によるシリコン膜を形成しこれをシリサイド化する。
請求項（抜粋）：
半導体基板主面のバイポーラトランジスタ形成領域に第1の絶縁膜を形成する工程と、前記半導体基板主面のMOSトランジスタ形成領域にゲート酸化膜を構成する第2の絶縁膜を形成する工程と、前記MOSトランジスタ形成領域の前記ゲート酸化膜上にゲートを形成する工程と、前記バイポーラトランジスタ形成領域の前記第1の絶縁膜上にベース引き出し電極を形成する工程と、前記ゲート及び前記ベース引き出し電極の側壁及び上面を第3の絶縁膜で被覆する工程と、前記MOSトランジスタ形成領域にソース/ドレイン領域を形成する工程と、前記第1の絶縁膜のうち、ベース引き出し電極の下面に接する部分を含む領域を選択的に除去し、この除去した領域に対向する前記半導体基板主面を露出させる工程と、前記半導体基板主面の前記露出させた部分及び前記ソース/ドレイン領域の上にシリコン膜をエピタキシャル成長させ、前記半導体基板主面の露出した部分の前記シリコン膜をベース領域とする工程と、前記ベース領域に不純物を選択的に拡散してエミッタ領域を形成し、このエミッタ領域に電気的に接続させたエミッタ電極を形成する工程と、前記ソース/ドレイン領域、前記ゲート、前記ベース引き出し電極及び前記エミッタ電極の上に金属層を堆積する工程と、前記金属層を熱処理して下地のシリコンと反応させ金属シリサイドを自己整合的に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8249
, H01L 27/06
, H01L 21/8222
H01L 27/06 321 H
, H01L 27/06 101 U
