特許
J-GLOBAL ID：200903074681983880
半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平5-243002
公開番号（公開出願番号）：特開平7-106438
出願日： 1993年09月29日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 完全CMIS構造のメモリセル7Aを有する半導体集積回路装置において、(1)メモリセルのセルサイズを縮小する。(2)半導体集積回路装置の集積度を高める。【構成】 前記半導体集積回路装置において、前記列方向に配置された複数のメモリセル7Aのpチャネル導電型の負荷用MISFETQp1(又はQp2)を、ワード線WLの延在方向に沿ってn型ウエル領域13内に構成し、前記メモリセル7Aのpチャネル導電型の負荷用MISFETQp1のソース領域と前記n型ウエル領域13とを導体層23Aを介して電気的に接続し、前記導体層23Aを列方向に配置された複数のメモリセル7Aに対して独立に構成する。
請求項（抜粋）：
列方向に延在するワード線と、行方向に延在する相補型データ線と、前記ワード線と相補型データ線との交差部に位置し、pチャネル導電型の負荷用MISFET、nチャネル導電型の駆動用MISFETの夫々のドレイン領域同志及びゲート電極同志が電気的に接続され、前記pチャネル導電型の負荷用MISFETのソース領域が第1の固定電位線に接続され、前記nチャネルMISFETのソース領域が第2の固定電位線に接続された第1インバータと第2インバータからなり、前記第1インバータと第2インバータの入力及び出力を互いに交差結合した複数のメモリセルとからなる半導体集積回路装置において、前記列方向に配置された複数のメモリセルのpチャネル導電型の負荷用MISFETは、前記ワード線の延在方向に沿ってn型ウエル領域内に構成され、前記メモリセルのpチャネル導電型の負荷用MISFETのソース領域と前記n型ウエル領域とは導体層を介して電気的に接続されており、前記導体層は列方向に配置された複数のメモリセルに対して独立に構成されていることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 21/8244
, H01L 27/11
