特許

J-GLOBAL ID：200903074689327418

半導体装置の製造方法

発明者： 土屋 泰章
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平10-253049
公開番号（公開出願番号）：特開2000-091425
出願日： 1998年09月07日
公開日（公表日）： 2000年03月31日
要約：

【要約】【課題】 形状の崩れのないデュアルダマシン溝を形成し、下層配線と上層配線とをヴィアプラグで接続することを課題としている。【解決手段】 下層層間絶縁膜1と、下層層間絶縁膜1に設けたエッチング溝と、前記エッチング溝に形成した下層バリア膜2と、前記エッチング溝を埋め込む下層配線20と、前記下層層間絶縁膜1上に形成した第1エッチストッパ膜3と、その上に形成したヴィアレベル層間絶縁膜4と、更にその上に形成した第2エッチストッパ膜5と、更にその上に形成した上層層間絶縁膜6とを含む半導体装置の製造方法であって、前記エッチング溝上にデュアルダマシン形状の溝を形成し、前記デュアルダマシン形状の溝の側壁に斜めスパッタで上層バリア膜9を形成し、前記デュアルダマシン形状の溝を上層配線10で埋め込むようにしている。

請求項（抜粋）：

下層層間絶縁膜と、前記下層層間絶縁膜に設けたエッチング溝と、前記エッチング溝に形成した下層バリア膜と、前記エッチング溝を埋め込む下層配線と、前記下層層間絶縁膜上に形成した第1エッチストッパ膜と、前記第1エッチストッパ膜上に形成したヴィアレベル層間絶縁膜と、前記ヴィアレベル層間絶縁膜上に形成した第2エッチストッパ膜と、第2エッチストッパ膜上に形成した上層層間絶縁膜とを含む半導体装置の製造方法であって、前記エッチング溝上にデュアルダマシン形状の溝を形成し、前記上層層間絶縁膜の表面と前記下層配線表面と前記デュアルダマシン形状の溝の側壁とにバリア膜を形成し、前記バリア膜をエッチバックして、前記上層層間絶縁膜の表面及び前記下層配線表面から前記バリア膜を除去し、前記デュアルダマシン形状の溝を清浄化して前記バリア層を除去し、前記デュアルダマシン形状の溝の側壁に上層バリア膜を形成し、前記デュアルダマシン形状の溝を上層配線で埋め込むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/318 ,  H01L 21/3205

FI (3件)：

H01L 21/90 B ,  H01L 21/318 C ,  H01L 21/88 M

Fターム (37件)：

5F033AA02 ,  5F033AA04 ,  5F033AA09 ,  5F033AA15 ,  5F033AA17 ,  5F033AA19 ,  5F033AA25 ,  5F033AA28 ,  5F033AA29 ,  5F033AA54 ,  5F033AA64 ,  5F033AA66 ,  5F033AA73 ,  5F033BA17 ,  5F033BA25 ,  5F033BA37 ,  5F033BA46 ,  5F033CA09 ,  5F033DA04 ,  5F033DA29 ,  5F033DA34 ,  5F033DA38 ,  5F033EA03 ,  5F033EA25 ,  5F033EA28 ,  5F033EA33 ,  5F058BA20 ,  5F058BD02 ,  5F058BD04 ,  5F058BD06 ,  5F058BD10 ,  5F058BD12 ,  5F058BD18 ,  5F058BF07 ,  5F058BH12 ,  5F058BJ01 ,  5F058BJ02