特許
J-GLOBAL ID：200903074716398950
シリアルバス試験器
発明者：
出願人/特許権者：
,
代理人 (1件)：
坪内 康治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-124099
公開番号（公開出願番号）：特開平11-308259
出願日： 1998年04月16日
公開日（公表日）： 1999年11月05日
要約：
【要約】【課題】 簡単な構成で、シリアルバス上を伝送される全てのパケットを入手可能とする。【解決手段】 物理レイヤ回路5n がシリアルバス1からパケットの伝送信号を受信して受信データを出力すると、取り込み制御回路31はレジスタ回路20を介してデータ線D0 〜D7 から入力した受信データをキャプチャメモリ30に順に書き込んでいく。また、リンクレイヤ回路4n が試験対象のノード機器21 宛の送信パケットを構成する送信データを物理レイヤ回路5n に出力すると、物理レイヤ回路5n は伝送信号に変換して高速シリアルバス1の上に出力し、これと平行して、取り込み制御回路31はレジスタ回路20を介してデータ線D0 〜D7 から入力した送信データをキャプチャメモリ30に順に書き込んでいく。キャプチャメモリ30の内容はコントローラ3n ́により表示装置11に表示される。
請求項（抜粋）：
シリアルバスと接続されて、シリアルバス上を伝送された他ノード機器からの伝送信号を受信し、受信データに変換して出力したり、送信データを伝送信号に変換してシリアルバス上に送信したりする物理レイヤ回路と、物理レイヤ回路と接続されてシリアルバス試験用のコントローラの指示に従い、他ノード機器宛の送信パケットを生成し、送信パケットを構成する送信データを物理レイヤ回路に出力するリンクレイヤ回路と、を含むシリアルバス試験器において、シリアルバス試験用のコントローラが記憶内容を読み出し、所定の処理が可能な記憶手段と、物理レイヤ回路とリンクレイヤ回路のデータ出力側に接続されて、物理レイヤ回路とリンクレイヤ回路が出力する受信データ及び送信データを入力し、物理レイヤ回路とリンクレイヤ回路の間で授受される一連のパケットを記憶手段に記憶させるパケット取り込み手段と、を備えたことを特徴とするシリアルバス試験器。
IPC (4件)：
H04L 12/40
, H04L 29/08
, H04L 29/10
, H04L 29/14
H04L 11/00 320
, H04L 13/00 307 A
, H04L 13/00 309 B
, H04L 13/00 315 Z
