特許

J-GLOBAL ID：200903074716752169

電界効果トランジスタ、これに用いる誘電体積層構造およびこれらの製造方法

発明者： ジョージ アルゴス ジュニア ,  ソッタム エス カルクル
出願人/特許権者： ラムトロン・インターナショナル・コーポレーション
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-295434
公開番号（公開出願番号）：特開平5-243562
出願日： 1992年11月04日
公開日（公表日）： 1993年09月21日
要約：

【要約】【目的】 ゲート絶縁積層体の誘電率を高くしてスレッショールド電圧を低くし、かつ利得を大きくしたFETsの構造およびその製造方法を提供すること。【構成】 電界効果トランジスタのゲート電極を誘電体スタックによって基板から分離する。この誘電体スタックを第1バッファ層、強誘電体材料の層および第2バッファ層で形成する。ゲート電極を第2バッファ層上に直接設ける。ソースおよびドレイン領域を基板に設けてあり、絶縁層および金属化層をコンタクトに用いることができる。

請求項（抜粋）：

電界効果トランジスタに使用する誘電体積層構造において、基板と、該基板の上側に位置させた第1バッファ層と、該第1バッファ層の上側に位置させた強誘電体材料の層と、該強誘電体材料の層の上側に位置させた第2バッファ層とを具えることを特徴とする電界効果トランジスタに用いる誘電体積層構造。