特許
J-GLOBAL ID：200903074732179380
キャッシュ制御機構
発明者：
出願人/特許権者：
代理人 (1件)：
笹岡 茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-320423
公開番号（公開出願番号）：特開平11-143774
出願日： 1997年11月06日
公開日（公表日）： 1999年05月28日
要約：
【要約】【課題】 メモリアクセスパターンに応じたキャッシュ制御を行うことにより性能の向上をはかるキャッシュ制御機構を提供することにある。【解決手段】 キャッシュと、1つ以上のレジスタを有し、該レジスタを用いてキャッシュ、主記憶等のアドレス指定を行うプロセッサにおけるキャッシュ制御機構であり、前記レジスタ対応にキャッシュ制御情報を予め設定し、該レジスタを用いてアドレス指定を行う場合及び前記レジスタの値が更新される場合に、設定されたキャッシュ制御情報に従ってキャッシュ制御を行う。例えば、レジスタに対応するキャッシュ制御情報がアドレスマスクであるとき、図に示すように、キャッシュカラムアドレスの一部であるXと、アドレスマスクのPとMを置き換え回路に入力し、XをYに置き換えている。
請求項（抜粋）：
キャッシュと、1つ以上のレジスタを有し、該レジスタを用いてキャッシュ、主記憶等のアドレス指定を行うプロセッサにおけるキャッシュ制御機構であって、予め設定可能なキャッシュ制御情報を前記レジスタ対応に有し、前記レジスタを用いてアドレス指定を行う場合及び前記レジスタの値が更新される場合は、該キャッシュ制御情報に従ってキャッシュ制御を行うことを特徴とするキャッシュ制御機構。
FI (4件)：
G06F 12/08 E
, G06F 12/08 B
, G06F 12/08 D
, G06F 12/08 M
