特許

J-GLOBAL ID：200903074750376257

ビットシフト回路

発明者： 土肥 邦彦
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-315015
公開番号（公開出願番号）：特開平9-160754
出願日： 1995年12月04日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】 回路規模を縮小する。【解決手段】 ビットシフト回路10は、第1乃至第4のセレクタ11,12,13,14から成る。第1乃至第4のセレクタ11〜14の各々は、8個の入力端(図において、それぞれ、符号0〜7で示す第0乃至第7の入力端)と1個の出力端とをもち、選択入力端には共通にシフト量A1〜A3がセレクト信号として供給される。第1乃至第4のセレクタ11〜14の各々はセレクト信号に応答して第0乃至第7のデータ入力端0〜7から1つを選択し、データ出力端から出力する。ビットシフト回路10は、入力データD1〜D4をシフト量A1〜A3に従ってシフトした出力データB1〜B4を出力する。

請求項（抜粋）：

N(Nは2以上の整数)ビットの入力データをM((log <SB>2</SB>N)+1≦M<(log <SB>2 </SB>N)+2を満たす整数)ビットのシフト量に従ってシフトし、Nビットの出力データを出力するビットシフト回路において、前記入力データが供給される第1乃至第Nのセレクタを有し、該第1乃至第Nのセレクタの各々は2N個のデータ入力端と、1個のデータ出力端と、前記シフト量が共通に供給される選択入力端とをもち、前記第1乃至第Nのセレクタの各々において、前記2N個のデータ入力端中の選択されたN個のデータ入力端には前記入力データが供給され、残りのN個のデータ入力端は接地されている、ビットシフト回路。

IPC (2件)：

G06F 5/01 ,  G06F 7/00