特許

J-GLOBAL ID：200903074754077190

半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置

発明者： 大石 司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-088836
公開番号（公開出願番号）：特開2000-285694
出願日： 1999年03月30日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】 大規模なメモリセルアレイを有する半導体記憶装置において、冗長救済をレイアウト面からも動作スピード面からも効率的に実行できる冗長救済回路を有する半導体記憶装置の構成を提供する。【解決手段】 メモリセルアレイ50は、複数のバンク52に分割される。各バンクは、不良コラムを救済する冗長行回路70および冗長列回路80とを含む。正規メモリセルアレイ、ロウ冗長回路70およびコラム冗長回路80のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。また、クロック信号の活性化タイミングに先立って、コマンド信号、アドレス信号等のアクセス信号は、コマンドデコード回路、プリデコード回路および冗長制御回路に伝達され、プリデコード動作および冗長判定が実行される。

請求項（抜粋）：

データ信号の授受を行なうためにクロック信号とアドレス信号とコマンド信号とを発生するロジック回路と、前記アドレス信号と前記コマンド信号とに応じて、前記データ信号の読出動作および書込動作を実行するメモリ回路とを備え、前記メモリ回路は、行列状に配置される正規メモリセルを有するメモリセルアレイと、不良が生じた正規メモリセルを置換するための予備メモリセル行および予備メモリセル列とを有する冗長回路と、前記クロック信号の活性化に応じて、前記アドレス信号を受けて前記正規メモリセルの行および列を選択的に活性化するためのアドレスデコード信号を発生するアドレスデコード回路と、前記クロック信号の活性化に応じて、前記アドレス信号を受けて冗長判定を実行し、前記アドレス信号と前記不良が生じた正規メモリセルのアドレスとが一致した場合に冗長救済動作を指示する冗長制御回路と、前記冗長判定の結果に応じて、前記冗長救済動作を実行するために前記予備メモリセル行および前記予備メモリセル列を選択的に活性化する冗長デコード回路と、前記コマンド信号が活性化された場合において、前記クロック信号が活性化されるまでの間に、前記ロジック回路から伝達される前記アドレス信号を受けてラッチし、前記デコード回路および前記冗長制御回路に伝達するアドレスラッチ回路とを含む、半導体集積回路装置。

IPC (4件)：

G11C 29/00 603 ,  G11C 29/00 ,  G11C 29/00 671 ,  G11C 11/401

FI (4件)：

G11C 29/00 603 G ,  G11C 29/00 603 F ,  G11C 29/00 671 B ,  G11C 11/34 371 D

Fターム (20件)：

5B024AA01 ,  5B024AA07 ,  5B024AA11 ,  5B024AA15 ,  5B024BA15 ,  5B024BA18 ,  5B024BA21 ,  5B024BA29 ,  5B024CA17 ,  5B024CA27 ,  5B024EA04 ,  5B024EA09 ,  5L106AA01 ,  5L106CC07 ,  5L106CC11 ,  5L106CC17 ,  5L106CC22 ,  5L106DD08 ,  5L106DD11 ,  5L106GG03