マルチフェーズ、マルチアクセスパイプラインメモリシステム

発明者：
出願人/特許権者：
代理人 (1件)：志賀正武 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-517429
公開番号（公開出願番号）：特表平8-509082
出願日： 1994年04月22日
公開日（公表日）： 1996年09月24日
要約：

【要約】マルチフェーズ、マルチアクセスパイプラインメモリシステムが、n個のプロセッサ(14、16);ラッチ(28)を含むパイプラインメモリ(12):およびプロセッサとパイプラインメモリを接続するバス(30、32、34、36);システムクロック信号(20)に応答してn個の位相に分割してシステムクロック信号(20)のn個の位相に対応する多数のクロック信号(22、24、26)を供給してそれぞれのプロセッサ(14、16)を作動させ、所定の位相の間のみデータおよびアドレスを転送し、それによって各システムクロック信号周期にメモリ(12)にn回アクセス、各プロセッサ(14、16)に一アクセス、しながら上記メモリ(12)と各プロセッサ(14、16)をシステムクロック速度で作動させるクロック回路(18)によって構成される。

請求項（抜粋）：

第1および第2のプロセッサと、ラッチ手段を含むパイプラインメモリと、上記プロセッサとパイプラインメモリを接続するバス手段と、上記第1のプロセッサを作動させるためのシステムクロック信号に同期する第1のクロック信号、上記第1のプロセッサと同期しない第2のプロセッサを作動させるための上記システムクロック信号と同期しない第2のクロック信号、およびラッチ手段を介してパイプラインメモリをクロックするシステムクロック信号の2倍の速度の第3のクロック信号を供給して、一つの位相の間で前回のサイクルで供給されたアドレスからデータをアクセスしながら同じ位相の間で第1のプロセッサによってパイプラインメモリにアドレスを供給し、逆に他方の位相の間で上記第2のプロセッサが前回のサイクルからデータをアクセスしながら同じ位相の間で第2のプロセッサによってパイプラインメモリにアドレスを供給するシステムクロック信号に応答するクロック回路とによって構成されるデユアルフェーズ、デユアルアクセスパイプラインメモリシステム。

IPC (2件)：

G06F 12/00 560 , G06F 15/16 350

FI (2件)：

G06F 12/00 560 C , G06F 15/16 350 Z

引用特許：

審査官引用 (15件)

特開昭63-003359
特開平1-021786
特開昭60-102088

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