特許
J-GLOBAL ID：200903074789959284
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
菊池 弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-355619
公開番号（公開出願番号）：特開平5-175424
出願日： 1991年12月24日
公開日（公表日）： 1993年07月13日
要約：
【要約】 (修正有)【目的】 チャネル領域形成におけるマスク合わせ余裕等を考慮せずに、工程の簡略化と、素子の集積化が向上する半導体記憶装置及びその製造方法を提供する。【構成】 P型シリコン基板11にトレンチ状溝を形成し、この溝の内表面にキャパシタ拡散層19を形成し、その内表面にキャパシタ絶縁膜21を介してプレート電極22を形成して、電荷蓄積部を形成する。一方、トレンチ状溝の上部には、第1のシリコン酸化膜13を介してゲート電極24を溝内で自己整合的に形成し、各トレンチ状溝間に挾まれた凸部上にドレイン拡散層20を形成し、これらのゲート電極24とキャパシタ拡散層19とドレイン拡散層20とにより、ドレイン拡散層20とゲート電極24とを共用した縦型のMOS型電界効果トランジスタを構成し、ゲート電極24を選択ワード線とし、ドレイン拡散層20上に配線電極26を形成し、これをビット電極とすることにより、1キャパシタ,1トランジスタ型のメモリユニットとした。
請求項（抜粋）：
第1の導電型を有し、複数のトレンチ状溝によって挾まれた複数の凸部が形成されて互いに電気的に分離された半導体基板表面を有し、上記凸部上面の少なくとも一部と側面の少なくとも一部に形成された第2の導電型を有する半導体領域とともに上記(又はこれら)半導体領域に挾まれた上記凸部の側面に形成された絶縁膜を有し、かつ上記トレンチ状溝部の内部の対面する側面に上記絶縁膜を介してともに接するようにトレンチ状溝内に埋設されたゲート電極を埋設することにより構成されたMOS型電界効果トランジスタと、上記第2の導電型の半導体領域より下部のトレンチ状溝部に形成され、いずれかの導電性の電極が上記第2の導電型の半導体領域に接続された電荷蓄積部と、を備えてなる半導体記憶装置。
IPC (3件)：
H01L 27/04
, H01L 27/108
, H01L 29/784
H01L 27/10 325 D
, H01L 29/78 321 V
