特許
J-GLOBAL ID：200903074792983986
SRAMメモリセルアレイのビット線対選択回路
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 国則
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057035
公開番号（公開出願番号）：特開平5-225788
出願日： 1992年02月07日
公開日（公表日）： 1993年09月03日
要約：
【要約】【目的】 カラムスイッチのレイアウトを容易にし、レイアウト面積の縮小化を可能としたビット線対選択回路を提供する。【構成】 SRAMのメモリセルアレイにおいて、ビット線対間に書込み時にのみ活性化されるラッチ回路13を接続するとともに、ビット線とデータ線との間にカラムスイッチCS1〜CS2n+1 を接続し、これらカラムスイッチCS1〜CS2n+1 をPMOSのみで構成する。
請求項（抜粋）：
SRAMメモリセルアレイのビット線とデータ線との間に接続されたPチャネルMOSトランジスタからなるカラムスイッチと、ビット線対間に接続されて書込み時にのみ活性化されるラッチ回路とを具備したことを特徴とするSRAMメモリセルアレイのビット線対選択回路。
引用特許：
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