特許

J-GLOBAL ID：200903074818413474

二重化伝送路切替装置

発明者： 井本 美鈴 ,  藤吉 新一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-158733
公開番号（公開出願番号）：特開平10-013390
出願日： 1996年06月20日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 例えば、SDH 網に接続された装置に使用される二重化伝送路切替装置に関し、データ遅延の抑圧と回路規模の削減を図ることを目的とする。【解決手段】 伝送路から入力した固定長データに対して、クロック断検出、データ長監視、パリティ・チェック、固有パス信号監視、監視データ検出、オーバーヘッドデータ検出などの前処理を行う0系、1系の前処理手段と、正常なデータが書き込まれ/読み出される0系、1系のメモリ手段を具備し、0系、1系のメモリ手段から読み出されたデータの位相比較を行って一致を検出した時、0系データと1系データの無瞬断切替えを行って一致を検出した時、0系データと1系データの無瞬断切替えを行った後、監視データなどの挿入を行って出力する二重化伝送路切替装置において、上記の前処理を並列処理可能にすると共に、それぞれの処理結果が全て有効と判定されたデータのみを上記メモリ手段に書き込むように構成する。

請求項（抜粋）：

伝送路から入力した固定長データに対して、クロック断検出、データ長監視、パリティ・チェック、固有パス信号監視、監視データ検出、オーバーヘッドデータ検出などの前処理を行う0系、1系の前処理手段と、正常なデータが書き込まれ/読み出される0系、1系のメモリ手段を具備し、0系、1系のメモリ手段から読み出されたデータの位相比較を行って一致を検出した時、0系データと1系データの無瞬断切替えを行った後、監視データなどの挿入を行って出力する二重化伝送路切替装置において、上記の前処理を並列処理可能にすると共に、それぞれの処理結果が全て有効と判定されたデータのみを上記メモリ手段に書き込む構成にしたことを特徴とする二重化伝送路切替装置。

IPC (3件)：

H04L 1/22 ,  H04B 1/74 ,  H04B 17/00

FI (3件)：

H04L 1/22 ,  H04B 1/74 ,  H04B 17/00 R