特許

J-GLOBAL ID：200903074823290941

半導体装置及びその製造方法

発明者： 鈴木 健之 ,  若狭 外樹
出願人/特許権者： 株式会社東芝 ,  加賀東芝エレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-068073
公開番号（公開出願番号）：特開2000-269487
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】スイッチング損失を低減し、かつ耐圧を向上させることができ、さらに低オン抵抗化も可能な半導体装置及びその製造方法を提供する。【解決手段】n+半導体基板2上にはn-エピタキシャル層4が形成され、このn-エピタキシャル層4上にはベース領域(p形領域)6が形成されている。ベース領域6の上部にはソース領域(n+領域)8が形成され、ベース領域6内にはソース領域8を突ら抜き、ベース領域6の層厚より浅いトレンチ10が形成されている。トレンチ10の底面下には、トレンチの底面10aからn-エピタキシャル層4に達するように、n-エピタキシャル層4以上の濃度のn形領域12が形成されている。そして、トレンチ10の側面上及び底面上には、ゲート絶縁膜14が形成され、このゲート絶縁膜14上にはゲート電極16が形成されている。

請求項（抜粋）：

半導体基板上に形成された第1導電形の第1の半導体領域と、前記第1の半導体領域上に形成された第2導電形の第2の半導体領域と、前記第2の半導体領域内に形成された第1導電形の第3の半導体領域と、前記第2の半導体領域内に前記第3の半導体領域を突ら抜いて形成された、前記第2の半導体領域の層厚より浅いトレンチと、前記トレンチの底面下に、前記トレンチの底面から前記第1の半導体領域に達するように形成された、第1導電形で前記第1の半導体領域以上の濃度の第4の半導体領域と、前記トレンチの側面上及び底面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする半導体装置。

FI (2件)：

H01L 29/78 653 A ,  H01L 29/78 652 J

引用特許：

審査官引用 (2件)

• 絶縁ゲート型半導体装置
  公報種別：公開公報   出願番号：特願平4-194917   出願人：株式会社東芝
• 特開平2-086171