特許
J-GLOBAL ID：200903074847491450
ハードウェア網羅率測定回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-109018
公開番号（公開出願番号）：特開平5-281294
出願日： 1992年04月01日
公開日（公表日）： 1993年10月29日
要約：
【要約】【目的】 テストデータによるハードウェアの試験全体にかかる時間を短縮し、網羅情報データの更新処理に必要とするファイル容量を削減する。【構成】 ハードウェアエンジン1のシミュレーション部10はテストデータによって論理シミュレーションを実行し、その論理シミュレーションの実行途中結果を順次更新処理部11に渡す。更新処理部11はシミュレーション部10と並列に動作し、その実行途中結果をもとに網羅情報データを更新して網羅情報データ格納バッファ12に格納する。網羅情報データ格納バッファ12はデータ入力部13を介して網羅情報データ格納部4から転送された網羅情報データを格納し、更新処理が終了した網羅情報データをデータ出力部14を介して網羅情報データ格納部4に転送する。
請求項（抜粋）：
テストデータによるハードウェアの動作試験を前記ハードウェアの網羅率を測定しながら行う論理シミュレーション手段と、前記論理シミュレーション手段による測定結果から生成された前記ハードウェアの網羅率を示す網羅情報を格納する格納手段と、前記論理シミュレーション手段と並列に動作しかつ前記論理シミュレーション手段による測定結果をもとに前記格納手段の内容を更新する更新手段とを有することを特徴とするハードウェア網羅率測定回路。
IPC (3件)：
G01R 31/28
, G06F 11/26 310
, G06F 15/60 360
