特許

J-GLOBAL ID：200903074859782441

強誘電体メモリ

発明者： 竹内 幹 ,  谷川 博之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272416
公開番号（公開出願番号）：特開2000-100176
出願日： 1998年09月28日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 プレート線駆動方式をとりビット線の信号量圧縮を防止するためのダミーセルを備える強誘電体メモリ及びこれを搭載するシングルチップマイクロコンピュータ等の信頼性を高め、その低電圧化及び低消費電力化を推進する。【解決手段】 強誘電体メモリセルMCが格子配列されてなるメモリセルアレイARYRをその基本構成要素とし、強誘電体キャパシタCt及びCbのカップリングによる相補ビット線DL1*〜DLn*の信号量圧縮を防止するためのダミーセルDCを備える強誘電体メモリにおいて、ダミーセルDCを構成する強誘電体キャパシタCt’及びCb’の他方の電極が共通結合され、メモリセルアレイARYRを構成するプレート線PL1〜PLmの指定されたビットと実質同時にロウレベルの選択レベルとされるダミープレート線DPLを、センスアンプ駆動信号SASBがロウレベルとされセンスアンプSARの単位センスアンプUAが動作状態とされる直前に、ハイレベルの非選択レベルに戻す。

請求項（抜粋）：

互いに交差して配置されるワード線及びビット線と、上記ワード線と平行して配置され所定のタイミングで選択的に選択レベルとされるプレート線と、そのゲートが対応する上記ワード線に共通結合される第1の選択MOSFET、及びその一方の電極が対応する上記第1の選択MOSFETを介して上記ビット線に結合されその他方の電極が対応する上記プレート線に共通結合される第1の強誘電体キャパシタをそれぞれ含み、格子配列される第1の強誘電体メモリセルとを含むメモリセルアレイと、センスアンプ駆動信号に従って選択的に動作状態とされ、指定された上記第1の強誘電体メモリセルから対応する上記ビット線に出力される読み出し信号をそれぞれ増幅するセンスアンプと、その一方の電極が対応する上記ビット線に電気的に接続されるキャパシタを含むダミーセルと、該キャパシタの他方の電極が共通結合され、上記プレート線の選択レベル及び非選択レベルをそれぞれその非選択レベル及び選択レベルとし、かつ上記プレート線と実質同時に選択レベルとされた後、上記センスアンプが動作状態とされるのに先立って非選択レベルに戻されるダミープレート線とを含むダミーセルアレイとを具備することを特徴とする強誘電体メモリ。

IPC (4件)：

G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/10 471

FI (4件)：

G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/10 471

Fターム (13件)：

5B024AA01 ,  5B024AA03 ,  5B024BA02 ,  5B024BA18 ,  5B024BA21 ,  5B024BA29 ,  5B024CA11 ,  5B024CA16 ,  5F083FR03 ,  5F083GA05 ,  5F083LA03 ,  5F083ZA13 ,  5F083ZA28