特許

J-GLOBAL ID：200903074865016157

インバータ構造

発明者： 馬場 寿夫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平8-250082
公開番号（公開出願番号）：特開平10-098371
出願日： 1996年09月20日
公開日（公表日）： 1998年04月14日
要約：

【要約】【課題】 従来のインバータ構造のCMOS回路は、1つのトランジスタと1つの抵抗とからなるインバータ回路よりも小型な構成とすることができず、高集積化が困難である。【解決手段】 n型の第1のソース領域3、第1の絶縁ゲート膜5、第1のソース電極6、第1のゲート電極8、共通ドレイン領域15及び共通ドレイン電極17は、n型のMOSFET n-FETを構成しており、p型の第2のソース領域9、第2の絶縁ゲート膜11、第2のソース電極12、第2のゲート電極14、共通ドレイン領域15、チャネル層16、共通ドレイン電極17は、p型のチャネルを有する表面トンネルトランジスタp-STTを構成している。共通ドレイン電極17は縮退したn型の半導体からなり、ドレイン領域が共通であるので、専有面積を従来のCMOS回路よりも小さくできる。

請求項（抜粋）：

第1の導電型の半導体基板上に形成されており、該第1の導電型と逆導電型の第2の導電型の不純物を高濃度に含み、縮退した半導体からなる共通ドレイン領域と、該共通ドレイン領域に対して離間対向して形成された第2の導電型の第1のソース領域と、前記共通ドレイン領域に対して離間対向し、かつ、前記第1のソース領域の反対側に形成された第2のソース領域と、前記共通ドレイン領域と前記第1のソース領域の間の前記半導体基板表面上にまたがる第1の絶縁性ゲート電極構造と、前記共通ドレイン領域と前記第2のソース領域の間の基板表面にまたがって前記半導体基板よりも高濃度に不純物を含み第1の導電型を有するチャネル層と、前記チャネル層上に形成された第2の絶縁性ゲート電極構造とを有することを特徴とするインバータ構造。

IPC (4件)：

H03K 19/0175 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/20

FI (3件)：

H03K 19/00 101 F ,  H03K 19/20 ,  H01L 27/08 321 A