半導体メモリ装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034579
公開番号（公開出願番号）：特開平9-231761
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】選択メモリセル行と非選択メモリセル列との交点にあるメモリセルが消費するセル電流を低減する。【解決手段】各列のメモリセルを複数のセルブロックに分割し、各セルブロックにおいて、メモリセルの一対の出力をそれぞれサブビット線SBL,SBRに接続し、さらにNMOSトランジスタMN1L,MN1Rを介して、各対応するメモリセル列のビット線BL1,BR1に接続し、またMN1L,MN1RのそれぞれのゲートはBR1,BL1に接続し、非選択メモリセル列においてビット線をいずれも低電位とする。

請求項（抜粋）：

行方向と列方向に行列状に配置された複数のメモリセルで構成されるメモリセルアレイを有する半導体メモリ装置において、各メモリセルはメモリセル行毎に配置されたワード線に接続され、各列のメモリセルは複数のセルブロックに分割され、各セルブロックにおいてメモリセルの一対の出力はそれぞれセルブロック毎に設けられた第1のサブビット線,第2のサブビット線に接続され、各セルブロックにおいて、前記第1のサブビット線,第2のサブビット線はそれぞれセルブロック毎に設けられた第1のNMOS(またはPMOS)トランジスタ,第2のNMOS(またはPMOS)トランジスタを介して、メモリセル列毎に配置された第1のビット線,第2のビット線に接続され、各セルブロックにおいて、前記第1のNMOS(またはPMOS)トランジスタのゲート,第2のNMOS(またはPMOS)トランジスタのゲートはそれぞれ各対応するメモリセル列の前記第2のビット線,第1のビット線に接続され、非選択メモリセル列の前記第1のビット線,第2のビット線の電位をいずれも低電位(または高電位)とすることを特徴とする半導体メモリ装置。

前のページに戻る